Revision 13 2-147 Table 2-219 FIFO – Applies to 1.2 V DC Core Voltage Worst Commercial-Ca" />
參數(shù)資料
型號(hào)： A3P250L-1VQ100I
廠商： Microsemi SoC
文件頁(yè)數(shù)： 72/242頁(yè)
文件大?。?/td> 0K
描述： IC FPGA 1KB FLASH 250K 100-VQFP
標(biāo)準(zhǔn)包裝： 90
系列： ProASIC3L
RAM 位總計(jì)： 36864
輸入/輸出數(shù)： 68
門(mén)數(shù)： 250000
電源電壓： 1.14V ~ 1.575 V
安裝類型： 表面貼裝
工作溫度： -40°C ~ 85°C
封裝/外殼： 100-TQFP
供應(yīng)商設(shè)備封裝： 100-VQFP（14x14）
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ProASIC3L Low Power Flash FPGAs
Revision 13
2-147
Table 2-219 FIFO – Applies to 1.2 V DC Core Voltage
Worst Commercial-Case Conditions: TJ = 70°C, VCC = 1.14 V
Parameter
Description
–1
Std.
Units
tENS
REN, WEN Setup Time
1.84
2.16
ns
tENH
REN, WEN Hold Time
0.02
0.03
ns
tBKS
BLK Setup Time
0.40
0.47
ns
tBKH
BLK Hold Time
0.00
ns
tDS
Input Data (WD) Setup Time
0.24
0.29
ns
tDH
Input Data (WD) Hold Time
0.00
ns
tCKQ1
Clock High to New Data Valid on RD (flow-through)
3.14
3.69
ns
tCKQ2
Clock High to New Data Valid on RD (pipelined)
1.19
1.40
ns
tRCKEF
RCLK High to Empty Flag Valid
2.29
2.69
ns
tWCKFF
WCLK High to Full Flag Valid
2.18
2.56
ns
tCKAF
Clock High to Almost Empty/Full Flag Valid
8.25
9.70
ns
tRSTFG
RESET Low to Empty/Full Flag Valid
2.26
2.65
ns
tRSTAF
RESET Low to Almost Empty/Full Flag Valid
8.17
9.60
ns
tRSTBQ
RESET Low to Data Out Low on RD (flow-through)
1.23
1.45
ns
RESET Low to Data Out Low on RD (pipelined)
1.23
1.45
ns
tREMRSTB
RESET Removal
0.38
0.45
ns
tRECRSTB
RESET Recovery
2.00
2.35
ns
tMPWRSTB
RESET Minimum Pulse Width
0.63
0.72
ns
tCYC
Clock Cycle Time
5.75
6.61
ns
FMAX
Maximum Frequency for FIFO
174
151
MHz
Note: For specific junction temperature and voltage supply levels, refer to Table 2-6 on page 2-7 for
derating values.
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PDF描述
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A3P250L-FG144I 功能描述:IC FPGA 1KB FLASH 250K 144-FBGA RoHS:否 類別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場(chǎng)可編程門(mén)陣列） 系列:ProASIC3L 標(biāo)準(zhǔn)包裝:90 系列:ProASIC3 LAB/CLB數(shù):- 邏輯元件/單元數(shù):- RAM 位總計(jì):36864 輸入/輸出數(shù):157 門(mén)數(shù):250000 電源電壓:1.425 V ~ 1.575 V 安裝類型:表面貼裝 工作溫度:-40°C ~ 125°C 封裝/外殼:256-LBGA 供應(yīng)商設(shè)備封裝:256-FPBGA（17x17）
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