參數(shù)資料
型號： 5AGXMB3G6F31C6NES
廠商： Altera
文件頁數(shù)： 80/124頁
文件大?。?/td> 0K
描述： IC ARRIA V FPGA 362K 896FBGA
標(biāo)準(zhǔn)包裝： 3
系列： Arria V GX
LAB/CLB數(shù)： 17110
邏輯元件/單元數(shù)： 362730
RAM 位總計： 2148352
輸入/輸出數(shù)： 384
電源電壓： 1.07 V ~ 1.13 V
安裝類型： 表面貼裝
工作溫度： 0°C ~ 85°C
封裝/外殼： 896-BGA
供應(yīng)商設(shè)備封裝： 896-FBGA（31x31）
其它名稱： 544-2735
Configuration Specification
Page 57
February 2014
Altera Corporation
Arria V GX, GT, SX, and ST Device Datasheet
AS Configuration Timing
Figure 22 shows the timing waveform for the active serial (AS) x1 mode and AS x4
mode configuration timing.
Table 57 lists the timing parameters for AS x1 and AS x4 configurations in Arria V
devices.
The minimum and maximum numbers apply to both the internal oscillator and
CLKUSR
when either one is used as the clock source for device configuration.
The tCF2CD, tCF2ST0, tCFG, tSTATUS, and tCF2ST1 timing parameters are identical to the
timing parameters for passive serial (PS) mode listed in Table 59 on page 1–59. You
can obtain the tCF2ST1 value if you do not delay configuration by externally holding
nSTATUS
low.
Figure 22. AS Configuration Timing Waveform
Notes to Figure 22:
(1) If you are using AS x4 mode, this signal represents the AS_DATA[3..0] and EPCQ sends in 4-bits of data for each DCLK cycle.
(2) The initialization clock can be from the internal oscillator or CLKUSR pin.
(3) After the option bit to enable the INIT_DONE pin is configured into the device, the INIT_DONE goes low.
Read Address
bit 1
bit 0
bit (n
2) bit (n 1)
tCD2UM
nSTATUS
nCONFIG
CONF_DONE
nCSO
DCLK
AS_DATA0/ASDO
AS_DATA1 (1)
INIT_DONE (3)
User I/O
User Mode
tCF2ST1
tDH
tSU
tCO
(2)
Table 57. AS Timing Parameters for AS x1 and x4 Configurations in Arria V Devices
Symbol
Parameter
Minimum
Maximum
Unit
tCO
DCLK falling edge to the AS_DATA0/ASDO output
—
4
ns
tSU
Data setup time before the falling edge on DCLK
1.5
—
ns
tDH
Data hold time after the falling edge on DCLK
0—
ns
tCD2UM
CONF_DONE
high to user mode
175
437
s
tCD2CU
CONF_DONE
high to CLKUSR enabled
4 x maximum DCLK period
—
tCD2UMC
CONF_DONE
high to user mode with CLKUSR option on
tCD2CU + (Tinit x CLKUSR
period)
——
Tinit
Number of clock cycles required for device initialization
17,408
—
Cycles
相關(guān)PDF資料
PDF描述
5CGXFC7D7F31C8NES IC CYCLONE V FPGA 150K 896-FBGA
668-0003-C IC CPU RABBIT2000 30MHZ 100PQFP
668-0011 IC MPU RABIT3000A 55.5MHZ128LQFP
6PAIC3106IRGZRQ1 IC AUDIO CODEC STEREO 48-QFN
70001851 DEVICE SERVER 1PORT SRL-ETHERNET
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
5AGXMB3G6F35C6N 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Arria V GX 13688 LABs 544 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256
5AGXMB3G6F40C6N 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Arria V GX 13688 LABs 704 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256
5AGXMB5G4F35C4N 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Arria V GX 15849 LABs 544 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256
5AGXMB5G4F35C5G 功能描述:1152-PIN FBGA 制造商:altera 系列:Arria V GX 零件狀態(tài):在售 LAB/CLB 數(shù):19811 邏輯元件/單元數(shù):420000 總 RAM 位數(shù):23625728 I/O 數(shù):544 電壓 - 電源:1.07 V ~ 1.13 V 工作溫度:0°C ~ 85°C（TJ） 標(biāo)準(zhǔn)包裝:24
5AGXMB5G4F35C5N 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Arria V GX 15849 LABs 544 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256
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