V
參數(shù)資料
型號： 5AGXMB3G6F31C6NES
廠商： Altera
文件頁數(shù)： 33/124頁
文件大?。?/td> 0K
描述： IC ARRIA V FPGA 362K 896FBGA
標準包裝： 3
系列： Arria V GX
LAB/CLB數(shù)： 17110
邏輯元件/單元數(shù)： 362730
RAM 位總計： 2148352
輸入/輸出數(shù)： 384
電源電壓： 1.07 V ~ 1.13 V
安裝類型： 表面貼裝
工作溫度： 0°C ~ 85°C
封裝/外殼： 896-BGA
供應(yīng)商設(shè)備封裝： 896-FBGA（31x31）
其它名稱： 544-2735
Page 14
Electrical Characteristics
Arria V GX, GT, SX, and ST Device Datasheet
February 2014
Altera Corporation
SSTL-135
—
VREF –
0.09
VREF +
0.09
—
VREF –
0.16
VREF + 0.16
0.2 x VCCIO
0.8 x VCCIO
——
SSTL-125
—
VREF –
0.85
VREF +
0.85
—
VREF –
0.15
VREF + 0.15
0.2 x VCCIO
0.8 x VCCIO
——
HSTL-18
Class I
—
VREF
–0.1
VREF +
0.1
—
VREF –
0.2
VREF + 0.2
0.4
VCCIO – 0.4
8
–8
HSTL-18
Class II
—
VREF –
0.1
VREF +
0.1
—
VREF –
0.2
VREF + 0.2
0.4
VCCIO – 0.4
16
–16
HSTL-15
Class I
—
VREF –
0.1
VREF +
0.1
—
VREF –
0.2
VREF + 0.2
0.4
VCCIO – 0.4
8
–8
HSTL-15
Class II
—
VREF –
0.1
VREF +
0.1
—
VREF –
0.2
VREF + 0.2
0.4
VCCIO –0.4
16
–16
HSTL-12
Class I
–0.15
VREF –
0.08
VREF +
0.08
VCCIO +
0.15
VREF –
0.15
VREF + 0.15
0.25 x VCCIO
0.75 x VCCIO
8–8
HSTL-12
Class II
–0.15
VREF –
0.08
VREF +
0.08
VCCIO +
0.15
VREF –
0.15
VREF + 0.15
0.25 x VCCIO
0.75 x VCCIO
16
–16
HSUL-12
—
VREF –
0.13
VREF +
0.13
—
VREF –
0.22
VREF + 0.22
0.1 x VCCIO
0.9 x VCCIO
——
Note to Table 16:
(1) To meet the IOL and IOH specifications, you must set the current strength settings accordingly. For example, to meet the SSTL15CI specification (8 mA),
you should set the current strength settings to 8 mA. Setting at lower current strength may not meet the IOL and IOH specifications in the handbook.
Table 16. Single-Ended SSTL, HSTL, and HSUL I/O Standards Signal Specifications for Arria V Devices (Part 2 of 2)
I/O Standard
VIL(DC) (V)
VIH(DC) (V)
VIL(AC) (V)
VIH(AC) (V)
VOL (V)
VOH (V)
Iol (1)
(mA)
Ioh (1)
(mA)
Min
Max
Min
Max
Min
Max
Min
Table 17. Differential SSTL I/O Standards for Arria V Devices
I/O Standard
VCCIO (V)
VSWING(DC) (V)
VX(AC) (V)
VSWING(AC) (V)
Min
Typ
Max
Min
Max
Min
Typ
Max
Min
Max
SSTL-2 Class I, II
2.375
2.5
2.625
0.3
VCCIO +
0.6
VCCIO/2 –
0.2
—
VCCIO/2 +
0.2
0.62
VCCIO +
0.6
SSTL-18 Class I, II
1.71
1.8
1.89
0.25
VCCIO +
0.6
VCCIO/2 –
0.175
—
VCCIO/2 +
0.175
0.5
VCCIO +
0.6
SSTL-15 Class I, II
1.425
1.5
1.575
0.2
VCCIO/2 –
0.15
—
VCCIO/2 +
0.15
2(VIH(AC) –
VREF)
2(VIL(AC) –
VREF)
SSTL-135
1.283
1.35
1.45
0.18
VCCIO/2 –
0.15
VCCIO/2
VCCIO/2 +
0.15
2(VIH(AC) –
VREF)
2(VIL(AC) –
VREF)
SSTL-125
1.19
1.25
1.31
0.18
VCCIO/2 –
0.15
VCCIO/2
VCCIO/2 +
0.15
2(VIH(AC) –
VREF)
2(VIL(AC) –
VREF)
Note to Table 17:
(1) The maximum value for VSWING(DC) is not defined. However, each single-ended signal needs to be within the respective single-ended limits
(VIH(DC) and VIL(DC)).
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5AGXMB5G4F35C5N 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Arria V GX 15849 LABs 544 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256
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