參數(shù)資料
型號： 5AGXMB3G6F31C6NES
廠商： Altera
文件頁數(shù)： 34/124頁
文件大?。?/td> 0K
描述： IC ARRIA V FPGA 362K 896FBGA
標準包裝： 3
系列： Arria V GX
LAB/CLB數(shù)： 17110
邏輯元件/單元數(shù)： 362730
RAM 位總計： 2148352
輸入/輸出數(shù)： 384
電源電壓： 1.07 V ~ 1.13 V
安裝類型： 表面貼裝
工作溫度： 0°C ~ 85°C
封裝/外殼： 896-BGA
供應(yīng)商設(shè)備封裝： 896-FBGA（31x31）
其它名稱： 544-2735
Electrical Characteristics
Page 15
February 2014
Altera Corporation
Arria V GX, GT, SX, and ST Device Datasheet
Table 18. Differential HSTL and HSUL I/O Standards for Arria V Devices
I/O
Standard
VCCIO (V)
VDIF(DC) (V)
VX(AC) (V)
VCM(DC) (V)
VDIF(AC) (V)
Min
Typ
Max
Min
Max
Min
Typ
Max
Min
Typ
Max
Min
Max
HSTL-18
Class I, II
1.71
1.8
1.89
0.2
—
0.78
—
1.12
0.78
—
1.12
0.4
—
HSTL-15
Class I, II
1.425
1.5
1.575
0.2
—
0.68
—
0.9
0.68
—
0.9
0.4
—
HSTL-12
Class I, II
1.14
1.2
1.26
0.16
VCCIO
+ 0.3
—
0.5 x
VCCIO
—
0.4 x V
CCIO
0.5 x V
CCIO
0.6 x
VCCIO
0.3
VCCIO
+ 0.48
HSUL-12
1.14
1.2
1.3
0.26
0.5 x VCCIO
– 0.12
0.5 x
VCCIO
0.5 x
VCCIO
+0.12
0.4 x V
CCIO
0.5 x V
CCIO
0.6 x
VCCIO
0.44
Table 19. Differential I/O Standard Specifications for Arria V Devices
I/O Standard
VCCIO (V)
VICM(DC) (V)
VOD (V) (2)
VOCM (V) (2), (7)
Min
Typ
Max
Min Condition Max
Min
Condition
Max
Min
Typ
Max
Min
Typ
Max
PCML
Transmitter, receiver, and input reference clock pins of high-speed transceivers use the PCML I/O standard. For
transmitter, receiver, and reference clock I/O pin specifications, refer to Table 20 and Table 21.
2.5 V LVDS
2.375
2.5
2.625 100
VCM =
1.25 V
—0.05
DMAX
≤1.25 Gbps
1.80
0.247
—
0.6
1.125 1.25 1.375
—1.05
DMAX
>1.25 Gbps
1.55
RSDS (HIO)
2.375
2.5
2.625 100
VCM =
1.25 V
—
0.25
—
1.45
0.1
0.2
0.6
0.5
1.2
1.4
Mini-LVDS
(HIO) (5)
2.375
2.5
2.625 200
—
600
0.300
—
1.425
0.25
—
0.6
1
1.2
1.4
2.375
2.5
2.625 300
—
0.60
DMAX
≤700 Mbps
1.80
—
———
1.00
DMAX
>700 Mbps
1.60
Notes to Table 19:
(1) The minimum VID value is applicable over the entire common mode range, VCM.
(2) RL range: 90
≤R
L
≤110 Ω.
(3) For optimized LVDS receiver performance, the receiver voltage input range must be within 1.0V to 1.6V for data rates above 1.25 Gbps and 0 V to 1.85V for
data rates below 1.25 Gbps.
(4) For optimized RSDS receiver performance, the receiver voltage input range must be within 0.25 V to 1.45 V.
(5) For optimized Mini-LVDS receiver performance, the receiver voltage input range must be within 0.3 V to 1.425 V.
(6) For optimized LVPECL receiver performance, the receiver voltage input range must be within 0.85 V to 1.75 V for data rates above 700 Mbps and 0.45 V to
1.95 V for data rates below 700 Mbps.
(7) This applies to default pre-emphasis setting only.
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PDF描述
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5AGXMB3G6F40C6N 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Arria V GX 13688 LABs 704 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256
5AGXMB5G4F35C4N 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Arria V GX 15849 LABs 544 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256
5AGXMB5G4F35C5G 功能描述:1152-PIN FBGA 制造商:altera 系列:Arria V GX 零件狀態(tài):在售 LAB/CLB 數(shù):19811 邏輯元件/單元數(shù):420000 總 RAM 位數(shù):23625728 I/O 數(shù):544 電壓 - 電源:1.07 V ~ 1.13 V 工作溫度:0°C ~ 85°C（TJ） 標準包裝:24
5AGXMB5G4F35C5N 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Arria V GX 15849 LABs 544 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256
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