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參數(shù)資料
| 型號： | (Z)PSD813F3 |
| 英文描述： | Flash In System Programmable Mirocomputer Peripherals(閃速，在系統(tǒng)可編程微控制器外圍器件，1M位閃速存儲器，16K位SRAM) |
| 中文描述： | Flash在系統(tǒng)可編程Mirocomputer外設(shè)（閃速，在系統(tǒng)可編程微控制器外圍器件，100萬位閃速存儲器，16K的位的SRAM） |
| 文件頁數(shù)： | 101/130頁 |
| 文件大?。?/td> | 650K |
| 代理商： | (Z)PSD813F3 |
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Preliminary
PSD813F Family
97
-15
-20
PT
Aloc
TURBO
OFF
*
Slew
Rate
Symbol
Parameter
Conditions
Min
Max
Min
Max
Unit
Maximum Frequency
External Feedback
Maximum Frequency
Internal Feedback (f
CNTA
)
Maximum Frequency
Pipelined Data
Input Setup Time
Input Hold Time
Clock High Time
Clock Low Time
Clock to Output Delay
CPLD Array Delay
1/(t
SA
+t
COA
)
16.9
14.7
MHz
f
MAXA
1/(t
SA
+t
COA
–10)
20.4
17.2
MHz
1/(t
CHA
+t
CLA
)
27
24.4
MHz
t
SA
t
HA
t
CHA
t
CLA
t
COA
t
ARD
t
MINA
12
15
22
15
13
17
25
16
Add 4 Add 20
ns
ns
ns
ns
ns
ns
Add 20
Add 20
Add 20 Sub 6
47
29
55
33
Any Micro
Cell
1/f
CNTA
Add 4
Minimum Clock Period
43
58
ns
CPLD Micro
Cell Asynchronous Clock Mode Timing
(2.7 V to 3.6 V Versions)
NOTE:
1. Inputs from Port A, B, and C relative to register/latch clock from the PLD. ALE latch timings refer to t
AVLX
and t
LXAX
.
*
ZPSD Versions Only.
-15
-20
PT
Aloc
TURBO
OFF
*
Symbol
Parameter
Conditions
Min
Max
Min
Max
Unit
t
IS
t
IH
t
INH
t
INL
Input Setup Time
(Note 1)
0
0
ns
Input Hold Time
(Note 1)
30
35
Add 20
ns
NIB Input High Time
(Note 1)
13
15
ns
NIB Input Low Time
(Note 1)
13
15
ns
t
INO
NIB Input to Combinatorial
Delay
(Note 1)
90
100
Add 4
Add 20
ns
Input Micro
Cell Timing
(2.7 V to 3.6 V Versions)
ZPSD813FV AC/DC Parameters – CPLD Timing Parameters
(2.7 V to 3.6 V Versions)
*
ZPSD Versions Only.
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