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參數(shù)資料
| 型號(hào)： | μPD30101 |
| 廠(chǎng)商： | NEC Corp. |
| 英文描述： | 64-Bit Microprocessor(64位微處理器) |
| 中文描述： | 64位微處理器（64位微處理器） |
| 文件頁(yè)數(shù)： | 82/359頁(yè) |
| 文件大?。?/td> | 1652K |
| 代理商： | ΜPD30101 |
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CHAPTER 3 V
R
4101 PIPELINE
51
MD Busy Interlock is detected in the RF stage as shown in Figure 3-17 and also the pipeline slips in the
stage. MD Busy Interlock occurs when Hi/Lo register is required by MFHi/Lo instruction before finishing
Mult/Div execution. The pipeline begins running again the clock after finishing Mult/Div execution. The
data returned from the Hi/Lo register at the end of the DC stage is input into the end of the RF stage,
using the bypass multiplexers.
Store-Load Interlock is detected in the EX stage and the pipeline slips in the RF stage. Store-Load
Interlock occurs when store instruction followed by load instruction is detected. The pipeline begins
running again one clock after.
Coprocessor 0 Interlock is detected in the EX stage and the pipeline slips in the RF stage. A
coprocessor interlock occurs when an MTC0 instruction for the Configuration or Status register is
detected.
The pipeline begins running again one clock after.
3.5.4 Bypassing
In some cases, data and conditions produced in the EX, DC and WB stages of the pipeline are made
available to the EX stage (only) through the bypass datapath.
Operand bypass allows an instruction in the EX stage to continue without having to wait for data or
conditions to be written to the register file at the end of the WB stage. Instead, the Bypass Control Unit
is responsible for ensuring data and conditions from later pipeline stages are available at the appropriate
time for instructions earlier in the pipeline.
The Bypass Control Unit is also responsible for controlling the source and destination register addresses
supplied to the register file.
3.6 CODE COMPATIBILITY
The V
R
4101 can execute all programs that can be executed in other V
R
-Series processors. But the
reverse is not necessarily true. Programs complied using a standard MIPS compiler can be executed in
both types of processors. When using manual assembly, however, write programs carefully so that
compatibility with other VR series processors can be maintained. Matters which should be paid
attention to when porting programs between the V
R
4101 and other V
R
-Series processors are listed
below.
The V
R
4100 CPU core does not support floating-point instructions since it has no Floating-Point
Unit (FPU).
Multiply-add instructions (DMADD16, MADD16) are added in the V
R
4100 CPU core.
Instructions for power modes (HIBERNATE, STANDBY, SUSPEND) are added in the V
R
4100
CPU core to support power modes.
The V
R
4100 CPU core does not have the LL bit to perform synchronization of multiprocessing.
Therefore, the CPU core does not support instructions which manipulate the LL bit (LL, LLD, SC,
SCD).
For more information, refer to Chapter 24, the V
R
4000, V
R
4400 User’s Manual or the V
R
4200 User’s
Manual
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| μPD30102 | 64-/32-BIT Microprocessor(64/32位微處理器) |
| μPD30121 | 64-Bit MIPS RISC Microprocessor(64 位RISC 微處理器) |
| μPD30122 | 64-Bit RISC Microprosessor(64位RISC微處理器) |
| μPD30181 | 64-Bit RISC Microprosessor(64位RISC微處理器) |
| μPD30210 | 64-Bit MIPS RISC Microprocessor(64位MIPS RISC 微處理器) |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| PD301-024-03-PC | 制造商:未知廠(chǎng)家 制造商全稱(chēng):未知廠(chǎng)家 功能描述:Analog IC |
| PD301-024-03-P-C-200 | 制造商:未知廠(chǎng)家 制造商全稱(chēng):未知廠(chǎng)家 功能描述:DC to DC Converter |
| PD301-024-03-P-C-250 | 制造商:未知廠(chǎng)家 制造商全稱(chēng):未知廠(chǎng)家 功能描述:DC to DC Converter |
| PD301-024-03-P-C-300 | 制造商:未知廠(chǎng)家 制造商全稱(chēng):未知廠(chǎng)家 功能描述:DC to DC Converter |
| PD301-024-03-PI | 制造商:未知廠(chǎng)家 制造商全稱(chēng):未知廠(chǎng)家 功能描述:Analog IC |
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