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參數(shù)資料
| 型號： | μPD30101 |
| 廠商： | NEC Corp. |
| 英文描述： | 64-Bit Microprocessor(64位微處理器) |
| 中文描述： | 64位微處理器（64位微處理器） |
| 文件頁數(shù)： | 349/359頁 |
| 文件大?。?/td> | 1652K |
| 代理商： | ΜPD30101 |
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CHAPTER 25 V
R
4101 COPROCESSOR 0 HAZARDS
539
Cautions 1. If the setting of the K0 bit in the Config register is changed to uncached mode by
MTC0, the accessed memory area is switched to the uncached one at the instruction
fetch of the third instruction after MTC0.
2. A stall of several instructions occurs if a jump or branch instruction is executed
immediately after the setting of the ITS bit in the Status register.
Remarks 1.
The instruction following MTC0 must not be MFC0.
2.
The five instructions following MTC0 to Status register that changes KSU and sets EXL
and ERL may be executed in the new mode, and not kernel mode. This can be avoided by
setting EXL first, leaving KSU set to kernel, and later changing KSU.
3.
There must be two non-load, non-CACHE instructions between a store and a CACHE
instruction directed to the same primary cache line as the store.
The status during execution of the following instruction for which CP0 hazards must be considered is
described below.
(1) MTC0
Destination:
The completion of writing to a destination register (CP0) of MTC0.
(2) MFC0
Source: The confirmation of a source register (CP0) of MFC0.
(3) TLBR
Source: The confirmation of the status of TLB and the Index register before the execution of TLBR.
Destination:
The completion of writing to a destination register (CP0) of TLBR.
(4) TLBWI, TLBWR
Source: The confirmation of a source register of these instructions and registers used to specify a TLB
entry.
Destination:
The completion of writing to TLB by these instructions.
(5) TLBP
Source: The confirmation of the PageMask register and the EntryHi register before the execution of
TLBP.
Destination:
The completion of writing the result of execution of TLBP to the Index register.
(6) ERET
Source: The confirmation of registers containing information necessary for executing ERET.
Destination:
The completion of the processor state transition by the execution of ERET.
(7) CACHE Index Load Tag
Destination:
The completion of writing the results of execution of this instruction to the related
registers.
相關PDF資料 |
PDF描述 |
|---|---|
| μPD30102 | 64-/32-BIT Microprocessor(64/32位微處理器) |
| μPD30121 | 64-Bit MIPS RISC Microprocessor(64 位RISC 微處理器) |
| μPD30122 | 64-Bit RISC Microprosessor(64位RISC微處理器) |
| μPD30181 | 64-Bit RISC Microprosessor(64位RISC微處理器) |
| μPD30210 | 64-Bit MIPS RISC Microprocessor(64位MIPS RISC 微處理器) |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| PD301-024-03-PC | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Analog IC |
| PD301-024-03-P-C-200 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:DC to DC Converter |
| PD301-024-03-P-C-250 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:DC to DC Converter |
| PD301-024-03-P-C-300 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:DC to DC Converter |
| PD301-024-03-PI | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Analog IC |
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