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參數(shù)資料
| 型號(hào)： | μPD30101 |
| 廠商： | NEC Corp. |
| 英文描述： | 64-Bit Microprocessor(64位微處理器) |
| 中文描述： | 64位微處理器（64位微處理器） |
| 文件頁數(shù)： | 50/359頁 |
| 文件大小： | 1652K |
| 代理商： | ΜPD30101 |
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CHAPTER 1 INTRODUCTION
19
Virtual memory mapping is performed using the translation lookaside buffer (TLB). The TLB converts
virtual addresses to physical addresses. It is provided on-chip. It runs by a full-associative method. It
has 32 entries, each mapping a pair of pages having a variable size (1 KB to 256 KB).
(1) Joint TLB
For fast virtual-to-physical address decoding, the V
R
4101 uses a large, fully associative TLB which
translates 64 virtual pages to their corresponding physical addresses. The TLB is organized as 32 pairs
of even-odd entries, and maps a virtual address and address space identifier (ASID) into the 4-Gbyte
physical address space.
The page size can be configured, on a per-entry basis, to map a page size of 1 KB to 256 KB. A CP0
register is loaded with the size of the page to be mapped, and that size is entered into the TLB when a
new entry is written. Thus, operating systems can provide special purpose maps; for example, a typical
frame buffer can be memory-mapped using only one TLB entry.
Translating a virtual address to a physical address begins by comparing the virtual address from the
processor with the virtual addresses in the TLB; there is a match when the virtual page number (VPN) of
the address is the same as the VPN field of the entry, and either the Global (G) bit of the TLB entry is
set, or the ASID field of the virtual address is the same as the ASID field of the TLB entry.
This match is referred to as a TLB hit. If there is no match, a TLB Miss exception is taken by the
processor and software is allowed to refill the TLB from a page table of virtual/physical addresses in
memory.
1.6.2 Operating Modes
The V
R
4101 has three operating modes:
"
User mode
"
Supervisor mode
"
Kernel mode
The manner in which memory addresses are translated or mapped depends on the operating modes;
this is described in Chapter 4.
1.7 INSTRUCTION PIPELINE
The V
R
4101 has a 5-stage instruction pipeline. Under normal circumstances, one instruction is issued
each cycle.
The instruction pipeline of the V
R
4101 operates at 33 MHz. The V
R
4101 achieves high throughput by
shortening register access times and implementing virtually-indexed caches.
A detailed description of pipeline is provided in Chapter 3.
1.8 CLOCK INTERFACE
The V
R
4101 is provided with the following seven clocks.
"
CLKX1, CLKX2 (input)
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| μPD30102 | 64-/32-BIT Microprocessor(64/32位微處理器) |
| μPD30121 | 64-Bit MIPS RISC Microprocessor(64 位RISC 微處理器) |
| μPD30122 | 64-Bit RISC Microprosessor(64位RISC微處理器) |
| μPD30181 | 64-Bit RISC Microprosessor(64位RISC微處理器) |
| μPD30210 | 64-Bit MIPS RISC Microprocessor(64位MIPS RISC 微處理器) |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| PD301-024-03-PC | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Analog IC |
| PD301-024-03-P-C-200 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:DC to DC Converter |
| PD301-024-03-P-C-250 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:DC to DC Converter |
| PD301-024-03-P-C-300 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:DC to DC Converter |
| PD301-024-03-PI | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Analog IC |
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