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參數(shù)資料
| 型號(hào)： | μPD30101 |
| 廠商： | NEC Corp. |
| 英文描述： | 64-Bit Microprocessor(64位微處理器) |
| 中文描述： | 64位微處理器（64位微處理器） |
| 文件頁(yè)數(shù)： | 283/359頁(yè) |
| 文件大?。?/td> | 1652K |
| 代理商： | ΜPD30101 |
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CHAPTER 15 PMU (POWER MANAGEMENT UNIT)
250
(1) Fullspeed Mode
In Fullspeed mode, all internal clocks and the system interface clock operate. In this mode, all the
functions of the V
R
4101 can be executed.
(2) Standby Mode
In Standby mode, all internal clocks, other than those provided to the internal peripheral units and the
internal timer/interrupt unit of the CPU core, are fixed to high level.
To switch to Standby mode from Fullspeed mode, first execute the STANDBY instruction. The V
R
4101
waits until the SysAD bus (internal) enters idle status after the completion of the WB stage of the
STANDBY instruction. Then, the internal clock is shut down, and the pipeline stops. PLL,
timer/interrupt clock, internal bus clocks (TClock, MasterOut), and RTC continue to operate.
In Standby mode, the processor returns to Fullspeed mode when an interrupt occurs. At this time, the
contents of bits indicating the states of terminals in the I/O registers are undefined. The contents of
other fields are retained.
(3) Suspend Mode
In Suspend mode, all internal clocks (including TClock) other than those supplied to the RTC/ICU/PMU
internal peripheral units and the internal timer/interrupt unit of the CPU core are fixed to high level.
To switch to Suspend mode from Fullspeed mode, first execute the SUSPEND instruction. The V
R
4101
waits until the SysAD bus (internal) enters idle status after the completion of the WB stage of the
SUSPEND instruction, DRAM has entered self-refresh mode, and the MPOWER pin has been made
inactive. Then, the internal clocks (including TClock) are shut down, and the pipeline stops. PLL, timer
interrupt clock, MasterOut, and RTC continue to operate.
In Suspend mode, the processor returns to Fullspeed mode when an interrupt request from the
peripheral units or any resets occur. At this time, the contents of bits indicating the states of terminals
in the I/O registers are undefined. The contents of other fields are retained.
(4) Hibernate Mode
In Hibernate mode, all the clocks supplied to internal peripheral units other than RTC/ICU/PMU and to
the CPU core are fixed to high level.
To switch to Hibernate mode from Fullspeed mode, first execute the HIBERNATE instruction. The
V
R
4101 waits until the SysAD bus (internal) enters idle status after the completion of the WB stage of
the HIBERNATE instruction, DRAM has entered self-refresh mode, and the MPOWER pin has been
made inactive. Then, the internal clocks (including TClock and MasterOut) are shut down, and the
pipeline stops. PLL also stops, but RTC continue to operate.
In Hibernate mode, the processor returns to Fullspeed mode when it is alarmed from the RTC, the
power-on switch is pressed, or DCD pin is asserted. At this time, the contents of bits indicating the
states of terminals in the I/O registers and caches in the CPU core are undefined. The contents of
other fields are retained.
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