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參數(shù)資料
| 型號： | XRT82L24AIV-F |
| 廠商： | Exar Corporation |
| 文件頁數(shù)： | 26/39頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC LIU E1 QAUD 100TQFP |
| 標(biāo)準(zhǔn)包裝： | 90 |
| 類型： | 線路接口裝置（LIU） |
| 驅(qū)動器/接收器數(shù)： | 4/4 |
| 規(guī)程： | E1 |
| 電源電壓： | 3.135 V ~ 3.465 V |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 100-LQFP |
| 供應(yīng)商設(shè)備封裝： | 100-TQFP（14x14） |
| 包裝： | 托盤 |
| 其它名稱： | XRT82L24AIV-F-ND |
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XRT82L24A
á
QUAD E1 LINE TRANSCEIVER WITH CLOCK RECOVERY AND JITTER ATTENUATOR
REV. 1.1.2
30
Microprocessor Interface I/0 Timing
Intel Interface Timing
The signals used for the Intel microprocessor inter-
face are: Address Latch Enable (ALE), Read Enable
(RD), Write Enable (WR), Chip Select (CS), Address
and Data bits. The microprocessor interface uses
minimum external glue logic and is compatible with
the timings of the 8051 or 80C188 with an 8-16 MHz
clock frequency, and with the timings of x86 or I960
family or microprocessors. The interface timing
FIGURE 17. INTEL INTERFACE TIMING (READ)
ALE_AS
RD_DS
A[8:0]
CS
D[7:0]
RDY_DTCK
Not Valid
Valid
Address of Target Register
WR_R/W
t64
t65
t67
t68
t66
t70
t69
t701
FIGURE 18. INTEL INTERFACE TIMING (WRITE)
ALE_AS
A[8:0]
CS
D[7:0]
WR_R/W
Data to be Written
Address of Target Register
RD_DS
t64
t65
t71
t72
t73
t66
t770
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| XRT83D10IW | IC LIU T1/E1 SGL 28SOJ |
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
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