- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄375032 > XCV3200E (Xilinx, Inc.) Virtex-E 1.8 V Field Programmable Gate Arrays(Virtex-E 1.8V 現(xiàn)場可編程門陣列) PDF資料下載
參數(shù)資料
| 型號： | XCV3200E |
| 廠商： | Xilinx, Inc. |
| 英文描述： | Virtex-E 1.8 V Field Programmable Gate Arrays(Virtex-E 1.8V 現(xiàn)場可編程門陣列) |
| 中文描述： | 的Virtex娥1.8伏現(xiàn)場可編程門陣列（的Virtex娥1.8V的現(xiàn)場可編程門陣列） |
| 文件頁數(shù)： | 7/220頁 |
| 文件大?。?/td> | 1838K |
| 代理商： | XCV3200E |
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In addition to Clock and Clock Enable signals, each Slice
has synchronous set and reset signals (SR and BY). SR
forces a storage element into the initialization state speci-
fied for it in the configuration. BY forces it into the opposite
state. Alternatively, these signals can be configured to oper-
ate asynchronously. All of the control signals are indepen-
dently invertible, and are shared by the two flip-flops within
the slice.
Additional Logic
The F5 multiplexer in each slice combines the function gen-
erator outputs. This combination provides either a function
generator that can implement any 5-input function, a 4:1
multiplexer, or selected functions of up to nine inputs.
Similarly, the F6 multiplexer combines the outputs of all four
function generators in the CLB by selecting one of the
F5-multiplexer outputs. This permits the implementation of
any 6-input function, an 8:1 multiplexer, or selected func-
tions of up to 19 inputs.
Each CLB has four direct feedthrough paths, two per slice.
These paths provide extra data input lines or additional local
routing that does not consume logic resources.
Arithmetic Logic
Dedicated carry logic provides fast arithmetic carry capabil-
ity for high-speed arithmetic functions. The Virtex-E CLB
supports two separate carry chains, one per Slice. The
height of the carry chains is two bits per CLB.
The arithmetic logic includes an XOR gate that allows a
2-bit full adder to be implemented within a slice. In addition,
a dedicated AND gate improves the efficiency of multiplier
implementation. The dedicated carry path can also be used
to cascade function generators for implementing wide logic
functions.
BUFTs
Each Virtex-E CLB contains two 3-state drivers (BUFTs)
that can drive on-chip busses.
See "Dedicated Routing" on
page 9.
Each Virtex-E BUFT has an independent 3-state
control pin and an independent input pin.
Block SelectRAM
Virtex-E FPGAs incorporate large block SelectRAM memo-
ries. These complement the Distributed SelectRAM memo-
ries that provide shallow RAM structures implemented in
CLBs.
Block SelectRAM memory blocks are organized in columns,
starting at the left (column 0) and right outside edges and
inserted every 12 CLB columns (see notes for smaller
devices). Each memory block is four CLBs high, and each
memory column extends the full height of the chip, immedi-
Figure 5:
Detailed View of Virtex-E Slice
BY
F5IN
SR
CLK
CE
BX
YB
Y
YQ
XB
X
XQ
G4
G3
G2
G1
F4
F3
F2
F1
CIN
0
1
1
0
F5
F5
ds022_05_092000
COUT
CY
D
CE
Q
D
Q
F6
CK
WE
A4
WSO
WSH
BY DG
BX
DI
DI
O
WE
I3
I2
I1
I0
LUT
CY
I3
I2
I1
I0
O
DI
WE
LUT
INIT
INIT
REV
REV
相關(guān)PDF資料 |
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