- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄375032 > XCV3200E (Xilinx, Inc.) Virtex-E 1.8 V Field Programmable Gate Arrays(Virtex-E 1.8V 現(xiàn)場可編程門陣列) PDF資料下載
參數(shù)資料
| 型號： | XCV3200E |
| 廠商： | Xilinx, Inc. |
| 英文描述： | Virtex-E 1.8 V Field Programmable Gate Arrays(Virtex-E 1.8V 現(xiàn)場可編程門陣列) |
| 中文描述： | 的Virtex娥1.8伏現(xiàn)場可編程門陣列（的Virtex娥1.8V的現(xiàn)場可編程門陣列） |
| 文件頁數(shù)： | 1/220頁 |
| 文件大小： | 1838K |
| 代理商： | XCV3200E |
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DS022 (v1.9) February 12, 2001
1-800-255-77781
2001 Xilinx, Inc. All rights reserved. All Xilinx trademarks, registered trademarks, patents, and disclaimers are as listed at
http://www.xilinx.com/legal.htm
.
All other trademarks and registered trademarks are the property of their respective owners. All specifications are subject to change without notice.
Features
Fast, High-Density 1.8 V FPGA Family
-
Densities from 58 Kb to 4 Mb system gates
-
130 MHz internal performance (four LUT levels)
-
Designed for low-power operation
-
PCI compliant 3.3 V, 32/64-bit, 33/ 66-MHz
Highly Flexible SelectI/O+ Technology
-
Supports 20 high-performance interface standards
-
Up to 804 singled-ended I/Os or 344 differential I/O
pairs for an aggregate bandwidth of > 100 Gb/s
Differential Signalling Support
-
LVDS (622 Mb/s), BLVDS (Bus LVDS), LVPECL
-
Differential I/O signals can be input, output, or I/O
-
Compatible with standard differential devices
-
LVPECL and LVDS clock inputs for 300+ MHz
clocks
Proprietary High-Performance SelectLink Technology
-
Double Data Rate (DDR) to Virtex-E link
-
Web-based HDL generation methodology
Sophisticated SelectRAM+ Memory Hierarchy
-
1 Mb of internal configurable distributed RAM
-
Up to 832 Kb of synchronous internal block RAM
-
True Dual-Port BlockRAM capability
-
Memory bandwidth up to 1.66 Tb/s (equivalent
bandwidth of over 100 RAMBUS channels)
-
Designed for high-performance Interfaces to
External Memories
-
200 MHz ZBT* SRAMs
-
200 Mb/s DDR SDRAMs
-
Supported by free Synthesizable reference design
High-Performance Built-In Clock Management Circuitry
-
Eight fully digital Delay-Locked Loops (DLLs)
-
Digitally-Synthesized 50% duty cycle for Double
Data Rate (DDR) Applications
-
Clock Multiply and Divide
-
Zero-delay conversion of high-speed LVPECL/LVDS
clocks to any I/O standard
Flexible Architecture Balances Speed and Density
-
Dedicated carry logic for high-speed arithmetic
-
Dedicated multiplier support
-
Cascade chain for wide-input function
-
Abundant registers/latches with clock enable, and
dual synchronous/asynchronous set and reset
-
Internal 3-state bussing
-
IEEE 1149.1 boundary-scan logic
-
Die-temperature sensor diode
Supported by Xilinx Foundation and Alliance Series
Development Systems
-
Further compile time reduction of 50%
-
Internet Team Design (ITD) tool ideal for
million-plus gate density designs
-
Wide selection of PC and workstation platforms
SRAM-Based In-System Configuration
-
Unlimited re-programmability
Advanced Packaging Options
-
0.8 mm Chip-scale
-
1.0 mm BGA
-
1.27 mm BGA
-
HQ/PQ
0.18
m
m 6-Layer Metal Process
100% Factory Tested
* ZBT is a trademark of Integrated Device Technology, Inc.
0
Virtex-E 1.8 V
Field Programmable Gate Arrays
DS022 (v1.9) February 12, 2001
0
0
Preliminary Product Specification
R
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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| XCV3200E-6BG240I | 制造商:XILINX 制造商全稱:XILINX 功能描述:Virtex?-E 1.8 V Field Programmable Gate Arrays |
| XCV3200E-6CG1156C | 功能描述:IC FPGA 1.8V C-TEMP 1156-CBGA RoHS:否 類別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場可編程門陣列） 系列:Virtex®-E 標(biāo)準(zhǔn)包裝:1 系列:Kintex-7 LAB/CLB數(shù):25475 邏輯元件/單元數(shù):326080 RAM 位總計:16404480 輸入/輸出數(shù):350 門數(shù):- 電源電壓:0.97 V ~ 1.03 V 安裝類型:表面貼裝 工作溫度:0°C ~ 85°C 封裝/外殼:900-BBGA，F(xiàn)CBGA 供應(yīng)商設(shè)備封裝:900-FCBGA（31x31） 其它名稱:122-1789 |
| XCV3200E-6FG1156C | 制造商:Xilinx 功能描述: |
| XCV3200E-6FG1156I | 制造商:XILINX 制造商全稱:XILINX 功能描述:Virtex-E 1.8 V Field Programmable Gate Arrays |
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