- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄375032 > XCV3200E (Xilinx, Inc.) Virtex-E 1.8 V Field Programmable Gate Arrays(Virtex-E 1.8V 現(xiàn)場可編程門陣列) PDF資料下載
參數(shù)資料
| 型號(hào)： | XCV3200E |
| 廠商： | Xilinx, Inc. |
| 英文描述： | Virtex-E 1.8 V Field Programmable Gate Arrays(Virtex-E 1.8V 現(xiàn)場可編程門陣列) |
| 中文描述： | 的Virtex娥1.8伏現(xiàn)場可編程門陣列（的Virtex娥1.8V的現(xiàn)場可編程門陣列） |
| 文件頁數(shù)： | 4/220頁 |
| 文件大?。?/td> | 1838K |
| 代理商： | XCV3200E |
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Input/Output Block
The Virtex-E IOB,
Figure 2
, features SelectI/O+ inputs and
outputs that support a wide variety of I/O signalling stan-
dards, see
Table 3
.
The three IOB storage elements function either as
edge-triggered D-type flip-flops or as level-sensitive latches.
Each IOB has a clock signal (CLK) shared by the three
flip-flops and independent clock enable signals for each
flip-flop.
In addition to the CLK and CE control signals, the three
flip-flops share a Set/Reset (SR). For each flip-flop, this sig-
nal can be independently configured as a synchronous Set,
a synchronous Reset, an asynchronous Preset, or an asyn-
chronous Clear.
The output buffer and all of the IOB control signals have
independent polarity controls.
All pads are protected against damage from electrostatic
discharge (ESD) and from over-voltage transients. When
PCI 3.3 V compliance is required, a conventional clamp
diode is connected to the output supply voltage, V
CCO.
Optional pull-up, pull-down and weak-keeper circuits are
attached to each pad. Prior to configuration all outputs not
involved in configuration are forced into their high-imped-
ance state. The pull-down resistors and the weak-keeper
circuits are inactive, but I/Os can optionally be pulled up.
The activation of pull-up resistors prior to configuration is
controlled on a global basis by the configuration mode pins.
If the pull-up resistors are not activated, all the pins are in a
high-impedance state. Consequently, external pull-up or
pull-down resistors must be provided on pins required to be
at a well-defined logic level prior to configuration.
All Virtex-E IOBs support IEEE 1149.1-compatible bound-
ary scan testing.
Input Path
The Virtex-E IOB input path routes the input signal directly
to internal logic and/ or through an optional input flip-flop.
An optional delay element at the D-input of this flip-flop elim-
inates pad-to-pad hold time. The delay is matched to the
internal clock-distribution delay of the FPGA, and when
used, assures that the pad-to-pad hold time is zero.
Each input buffer can be configured to conform to any of the
low-voltage signalling standards supported. In some of
these standards the input buffer utilizes a user-supplied
threshold voltage, V
REF
. The need to supply V
REF
imposes
constraints on which standards can be used in close prox-
imity to each other.
See "I/O Banking" on page 5.
There are optional pull-up and pull-down resistors at each
input for use after configuration. Their value is in the range
50
–
100 k
W
.
Output Path
The output path includes a 3-state output buffer that drives
the output signal onto the pad. The output signal can be
routed to the buffer directly from the internal logic or through
an optional IOB output flip-flop.
The 3-state control of the output can also be routed directly
from the internal logic or through a flip-flip that provides syn-
chronous enable and disable.
Each output driver can be individually programmed for a
wide range of low-voltage signalling standards. Each output
Figure 2:
Virtex-E Input/Output Block (IOB)
Table 3:
Supported I/O Standards
I/O
Standard
Output
V
CCO
Input
V
CCO
Input
V
REF
Board
Termination
Voltage (V
TT
)
LVTTL
3.3
3.3
N/A
N/A
LVCMOS2
2.5
2.5
N/A
N/A
LVCMOS18
1.8
1.8
N/A
N/A
SSTL3 I & II
3.3
N/A
1.50
1.50
SSTL2 I & II
2.5
N/A
1.25
1.25
GTL
N/A
N/A
0.80
1.20
GTL+
N/A
N/A
1.0
1.50
HSTL I
1.5
N/A
0.75
0.75
HSTL III & IV
1.5
N/A
0.90
1.50
CTT
3.3
N/A
1.50
1.50
AGP-2X
3.3
N/A
1.32
N/A
PCI33_3
3.3
3.3
N/A
N/A
PCI66_3
3.3
3.3
N/A
N/A
BLVDS & LVDS
2.5
N/A
N/A
N/A
LVPECL
3.3
N/A
N/A
N/A
OBUFT
IBUF
Vref
ds022_02_091300
SR
CLK
ICE
OCE
O
I
IQ
T
TCE
D
CE
Q
SR
D
CE
Q
SR
D
CE
Q
SR
PAD
ProgDelay
Weak
相關(guān)PDF資料 |
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