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參數(shù)資料
| 型號： | XC9536XL |
| 廠商： | Xilinx, Inc. |
| 英文描述： | FastFLASH High-Performance CPLD(FastFLASH 高性能復(fù)雜可編程邏輯器件) |
| 中文描述： | FastFLASH高性能的CPLD（FastFLASH高性能復(fù)雜可編程邏輯器件） |
| 文件頁數(shù)： | 4/16頁 |
| 文件大?。?/td> | 143K |
| 代理商： | XC9536XL |
R
FastFLASH XC9500XL High-Performance CPLD Family
5-8
June 7, 1999 (Version 1.5)
Macrocell
Each XC9500XL macrocell may be individually configured
for a combinatorial or registered function. The macrocell
and associated FB logic is shown in
Figure 3
.
Five direct product terms from the AND-array are available
for use as primary data inputs (to the OR and XOR gates)
to implement combinatorial functions, or as control inputs
including clock, clock enable, set/reset, and output enable.
The product term allocator associated with each macrocell
selects how the five direct terms are used.
The macrocell register can be configured as a D-type or
T-type flip-flop, or it may be bypassed for combinatorial
operation. Each register supports both asynchronous set
and reset operations. During power-up, all user registers
are initialized to the user-defined preload state (default to 0
if unspecified).
Figure 3: XC9500XL Macrocell Within Function Block
All global control signals are available to each individual
macrocell, including clock, set/reset, and output enable sig-
nals. As shown in
Figure 4
, the macrocell register clock
originates from either of three global clocks or a product
term clock. Both true and complement polarities of the
selected clock source can be used within each macrocell. A
GSR input is also provided to allow user registers to be set
to a user-defined state.
99033101
To
FastCONNECTII
Switch Matrix
Additional
Product
Terms
(from other
macrocells)
Global
Set/Reset
Global
Clocks
Additional
Product
Terms
(from other
macrocells)
To
I/O Blocks
OUT
1
0
54
PTOE
D/T
Q
S
R
Product
Term
Allocator
Product Term Set
Product Term Clock
Product Term Reset
Product Term OE
Product Term Clock Enable
CE
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PDF描述 |
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