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參數(shù)資料
| 型號： | XC9536XL |
| 廠商： | Xilinx, Inc. |
| 英文描述： | FastFLASH High-Performance CPLD(FastFLASH 高性能復雜可編程邏輯器件) |
| 中文描述： | FastFLASH高性能的CPLD（FastFLASH高性能復雜可編程邏輯器件） |
| 文件頁數(shù)： | 3/16頁 |
| 文件大?。?/td> | 143K |
| 代理商： | XC9536XL |
R
June 7, 1999 (Version 1.5)
5-7
FastFLASH XC9500XL High-Performance CPLD Family
5
Architecture Description
Each XC9500XL device is a subsystem consisting of multi-
ple Function Blocks (FBs) and I/O Blocks (IOBs) fully inter-
connected by the FastCONNECT II switch matrix. The IOB
provides buffering for device inputs and outputs. Each FB
provides programmable logic capability with extra wide
54inputs and 18 outputs. The FastCONNECT II switch
matrix connects all FB outputs and input signals to the FB
inputs. For each FB, up to 18 outputs (depending on pack-
age pin-count) and associated output enable signals drive
directly to the IOBs. See
Figure 1
Function Block
Each Function Block, as shown in
Figure 2
is comprised of
18 independent macrocells, each capable of implementing
a combinatorial or registered function. The FB also
receives global clock, output enable, and set/reset signals.
The FB generates 18 outputs that drive the FastCONNECT
switch matrix. These 18 outputs and their corresponding
output enable signals also drive the IOB.
Logic within the FB is implemented using a sum-of-prod-
ucts representation. Fifty-four inputs provide 108 true and
complement signals into the programmable AND-array to
form 90 product terms. Any number of these product terms,
up to the 90 available, can be allocated to each macrocell
by the product term allocator.
Macrocell 18
Macrocell 1
Programmable
AND-Array
Product
Term
Allocators
From
FastCONNECT II
Switch Matrix
X5878
54
1
To FastCONNECT II
Switch Matrix
To I/O Blocks
OUT
Global
Set/Reset
3
18
PTOE
18
18
Global
Clocks
_01
Figure 2: XC9500XL Function Block
相關(guān)PDF資料 |
PDF描述 |
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