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參數(shù)資料
| 型號(hào)： | XC912BC32CFUE8 |
| 廠商： | Freescale Semiconductor |
| 文件頁數(shù)： | 5/334頁 |
| 文件大?。?/td> | 0K |
| 描述： | MCU 16BIT 32K FLASH 80-QFP |
| 標(biāo)準(zhǔn)包裝： | 84 |
| 系列： | HC12 |
| 核心處理器： | CPU12 |
| 芯體尺寸： | 16-位 |
| 速度： | 8MHz |
| 連通性： | SCI，SPI |
| 外圍設(shè)備： | POR，PWM，WDT |
| 輸入/輸出數(shù)： | 63 |
| 程序存儲(chǔ)器容量： | 32KB（32K x 8） |
| 程序存儲(chǔ)器類型： | 閃存 |
| EEPROM 大小： | 768 x 8 |
| RAM 容量： | 1K x 8 |
| 電壓 - 電源 (Vcc/Vdd)： | 4.5 V ~ 5.5 V |
| 數(shù)據(jù)轉(zhuǎn)換器： | A/D 8x10b |
| 振蕩器型： | 外部 |
| 工作溫度： | -40°C ~ 85°C |
| 封裝/外殼： | 80-QFP |
| 包裝： | 托盤 |
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FLASH EEPROM
M68HC12B Family Data Sheet, Rev. 9.1
102
Freescale Semiconductor
8.3.4 FLASH EEPROM Control Register
This register controls the programming and erasure of the FLASH EEPROM.
FEESWAI — FLASH EEPROM Stop in Wait Control Bit
0 = Do not halt FLASH EEPROM clock when in wait mode.
1 = Halt FLASH EEPROM clock when in wait mode.
NOTE
The FEESWAI bit cannot be asserted if the interrupt vector resides in the
FLASH EEPROM array.
SVFP — Status VFP Voltage Bit
SVFP is a read-only bit.
0 = Voltage of VFP pin is below normal programming voltage levels.
1 = Voltage of VFP pin is above normal programming voltage levels.
ERAS — Erase Control Bit
This bit can be read anytime or written when ENPE = 0. When set, all locations in the array will be
erased at the same time. The boot block will be erased only if BOOTP = 0. This bit also affects the
result of attempted array reads. See Table 8-1 for more information. Status of ERAS cannot change if
ENPE is set.
0 = FLASH EEPROM configured for programming
1 = FLASH EEPROM configured for erasure
LAT — Latch Control Bit
This bit can be read anytime or written when ENPE = 0. When set, the FLASH EEPROM is configured
for programming or erasure and, upon the next valid write to the array, the address and data will be
latched for the programming sequence. See Table 8-1 for the effects of LAT on array reads. A high
voltage detect circuit on the VFP pin will prevent assertion of the LAT bit when the programming voltage
is at normal levels.
0 = Programming latches disabled
1 = Programming latches enabled
ENPE — Enable Programming/Erase Bit
0 = Disables program/erase voltage to FLASH EEPROM
1 = Applies program/erase voltage to FLASH EEPROM
ENPE can be asserted only after LAT has been asserted and a write to the data and address latches
has occurred. If an attempt is made to assert ENPE when LAT is negated, or if the latches have not
been written to after LAT was asserted, ENPE will remain negated after the write cycle is complete.
The LAT, ERAS, and BOOTP bits cannot be changed when ENPE is asserted. A write to FEECTL may
affect only the state of ENPE. Attempts to read a FLASH EEPROM array location in the FLASH
EEPROM module while ENPE is asserted will not return the data addressed. See Table 8-1 for more
information.
Address: $00F7
Bit 7
6
5
4321
Bit 0
Read:
0
FEESWAI
SVFP
ERAS
LAT
ENPE
Write:
Reset:
000
00000
Figure 8-4. FLASH EEPROM Control Register (FEECTL)
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PDF描述 |
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| XC9131H05CDR-G | 制造商:Torex Semiconductor LTD 功能描述: 制造商:Torex Semiconductor LTD 功能描述:IC BOOST REG SYNCHR USP-10B |
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