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參數資料
| 型號： | XC912BC32CFUE8 |
| 廠商： | Freescale Semiconductor |
| 文件頁數： | 142/334頁 |
| 文件大?。?/td> | 0K |
| 描述： | MCU 16BIT 32K FLASH 80-QFP |
| 標準包裝： | 84 |
| 系列： | HC12 |
| 核心處理器： | CPU12 |
| 芯體尺寸： | 16-位 |
| 速度： | 8MHz |
| 連通性： | SCI，SPI |
| 外圍設備： | POR，PWM，WDT |
| 輸入/輸出數： | 63 |
| 程序存儲器容量： | 32KB（32K x 8） |
| 程序存儲器類型： | 閃存 |
| EEPROM 大?。?/td> | 768 x 8 |
| RAM 容量： | 1K x 8 |
| 電壓 - 電源 (Vcc/Vdd)： | 4.5 V ~ 5.5 V |
| 數據轉換器： | A/D 8x10b |
| 振蕩器型： | 外部 |
| 工作溫度： | -40°C ~ 85°C |
| 封裝/外殼： | 80-QFP |
| 包裝： | 托盤 |
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Byte Data Link Communications (BDLC)
M68HC12B Family Data Sheet, Rev. 9.1
226
Freescale Semiconductor
Figure 15-8. J1850 VPW Received Active Symbol Times
15.7.4.7 Invalid Active Bit
In Figure 15-8(1), if the active-to-passive received transition beginning the next data bit (or symbol) occurs
between the passive-to-active transition beginning the current data bit (or symbol) and A, the current bit
would be invalid.
15.7.4.8 Valid Active Logic 1
In Figure 15-8(2), if the active-to-passive received transition beginning the next data bit (or symbol) occurs
between A and B, the current bit would be considered a logic 1.
15.7.4.9 Valid Active Logic 0
In Figure 15-8(3), if the active-to-passive received transition beginning the next data bit (or symbol) occurs
between B and C, the current bit would be considered a logic 0.
15.7.4.10 Valid SOF Symbol
In Figure 15-8(4), if the active-to-passive received transition beginning the next data bit (or symbol) occurs
between C and D, the current symbol would be considered a valid SOF symbol.
A
BC
B
A
(1) INVALID ACTIVE BIT
(2) VALID ACTIVE LOGIC 1
(3) VALID ACTIVE LOGIC 0
64
s
128
s
CD
(4) VALID SOF SYMBOL
200
s
ACTIVE
PASSIVE
ACTIVE
PASSIVE
ACTIVE
PASSIVE
ACTIVE
PASSIVE
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