參數(shù)資料
型號： XC3S500E-5FGG320C
廠商： Xilinx Inc
文件頁數(shù)： 183/227頁
文件大?。?/td> 0K
描述： IC FPGA SPARTAN-3E 500K 320-FBGA
標準包裝： 84
系列： Spartan®-3E
LAB/CLB數(shù)： 1164
邏輯元件/單元數(shù)： 10476
RAM 位總計： 368640
輸入/輸出數(shù)： 232
門數(shù)： 500000
電源電壓： 1.14 V ~ 1.26 V
安裝類型： 表面貼裝
工作溫度： 0°C ~ 85°C
封裝/外殼： 320-BGA
供應(yīng)商設(shè)備封裝： 320-FBGA（19x19）
配用： 122-1536-ND - KIT STARTER SPARTAN-3E
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Spartan-3E FPGA Family: Functional Description
DS312 (v4.1) July 19, 2013
Product Specification
59
X-Ref Target - Figure 45
Figure 45: Spartan-3E Internal Quadrant-Based Clock Network (Electrical Connectivity View)
8
88
4
8
Left Spine
Top Left
Quadrant (TL)
Top Right
Quadrant (TR)
Bottom Right
Quadrant (BR)
Bottom Left
Quadrant (BL)
Right Spine
Horizontal
Spine
T
op
S
pine
Bottom
S
pine
4
DS312-2_04_041106
DCM
XC3S250E (X0Y1)
XC3S500E (X0Y1)
XC3S1200E (X1Y3)
XC3S1600E (X1Y3)
4
DCM
XC3S250E (X0Y0)
XC3S500E (X0Y0)
XC3S1200E (X1Y0)
XC3S1600E (X1Y0)
4
DCM
XC3S100E (X0Y1)
XC3S250E (X1Y1)
XC3S500E (X1Y1)
XC3S1200E (X2Y3)
XC3S1600E (X2Y3)
4
DCM
XC3S100E (X0Y0)
XC3S250E (X1Y0)
XC3S500E (X1Y0)
XC3S1200E (X2Y0)
XC3S1600E (X2Y0)
X1Y10 X1Y11
X2Y10 X2Y11
GCLK6
GCLK7
GCLK10
GCLK11
GCLK4
GCLK5
GCLK8
GCLK9
X1Y0 X1Y1
X2Y0 X2Y1
GCLK14
GCLK15
GCLK2
GCLK3
GCLK12
GCLK13
GCLK0
GCLK1
X0Y6
X0Y7
X0Y
8
X0Y9
LHCLK5
LHCLK4
LHCLK7
LHCLK6
X0Y2
X0Y
3
X0Y4
X0Y5
LHCLK1
LHCLK0
LHCLK
3
LHCLK2
X
3
Y5
X
3
Y4
X
3
Y
3
X
3
Y2
RHCLK6
RHCLK7
RHCLK4
RHCLK5
X
3
Y9
X
3
Y
8
X
3
Y7
X
3
Y6
RHCLK2
RHCLK
3
RHCLK0
RHCLK1
2
DCM
XC3S1200E (X0Y1)
XC3S1600E (X0Y1)
2
DCM
XC3S1200E (X0Y2)
XC3S1600E (X0Y2)
DCM
XC3S1200E (X3Y2)
XC3S1600E (X3Y2)
DCM
XC3S1200E (X3Y1)
XC3S1600E (X3Y1)
Global Clock Inputs
Left-Half
Cloc
k
Input
s
Ri
g
ht-Half
Cloc
k
Input
s
BUFGMUX
H
G
B
A
D
C
F
E
A
C
H
G
B
A
D
C
F
E
B
D
E
GF
H
pair
Clock Line
in Quadrant
Note 4
Note 3
8
4
8
2
Notes:
1.
The diagram presents electrical connectivity. The diagram locations do not necessarily match the physical location on the
device, although the coordinate locations shown are correct.
2.
Number of DCMs and locations of these DCM varies for different device densities. The left and right DCMs are only in the
XC3S1200E and XC3S1600E. The XC3S100E has only two DCMs, one on the top right and one on the bottom right of the die.
3.
See Figure 47a, which shows how the eight clock lines are multiplexed on the left-hand side of the device.
4.
See Figure 47b, which shows how the eight clock lines are multiplexed on the right-hand side of the device.
5.
For best direct clock inputs to a particular clock buffer, not a DCM, see Table 41.
6.
For best direct clock inputs to a particular DCM, not a BUFGMUX, see Table 30, Table 31, and Table 32. Direct pin inputs to a
DCM are shown in gray.
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