參數(shù)資料
型號： XC3S500E-5FGG320C
廠商： Xilinx Inc
文件頁數(shù)： 14/227頁
文件大小： 0K
描述： IC FPGA SPARTAN-3E 500K 320-FBGA
標準包裝： 84
系列： Spartan®-3E
LAB/CLB數(shù)： 1164
邏輯元件/單元數(shù)： 10476
RAM 位總計： 368640
輸入/輸出數(shù)： 232
門數(shù)： 500000
電源電壓： 1.14 V ~ 1.26 V
安裝類型： 表面貼裝
工作溫度： 0°C ~ 85°C
封裝/外殼： 320-BGA
供應商設備封裝： 320-FBGA（19x19）
配用： 122-1536-ND - KIT STARTER SPARTAN-3E
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Spartan-3E FPGA Family: Functional Description
DS312 (v4.1) July 19, 2013
Product Specification
110
Powering Spartan-3E FPGAs
For additional information, refer to the “Powering Spartan-3
Generation FPGAs” chapter in UG331.
Voltage Supplies
Like Spartan-3 FPGAs, Spartan-3E FPGAs have multiple
voltage supply inputs, as shown in Table 70. There are two
supply inputs for internal logic functions, VCCINT and
VCCAUX. Each of the four I/O banks has a separate VCCO
supply input that powers the output buffers within the
associated I/O bank. All of the VCCO connections to a
specific I/O bank must be connected and must connect to
the same voltage.
In a 3.3V-only application, all four VCCO supplies connect to
3.3V. However, Spartan-3E FPGAs provide the ability to
bridge between different I/O voltages and standards by
applying different voltages to the VCCO inputs of different
banks. Refer to I/O Banking Rules for which I/O standards
can be intermixed within a single I/O bank.
Each I/O bank also has an separate, optional input voltage
reference supply, called VREF. If the I/O bank includes an I/O
standard that requires a voltage reference such as HSTL or
SSTL, then all VREF pins within the I/O bank must be
connected to the same voltage.
Table 70: Spartan-3E Voltage Supplies
Supply Input
Description
Nominal Supply Voltage
VCCINT
Internal core supply voltage. Supplies all internal logic functions, such as CLBs, block
RAM, and multipliers. Input to Power-On Reset (POR) circuit.
1.2V
VCCAUX
Auxiliary supply voltage. Supplies Digital Clock Managers (DCMs), differential drivers,
dedicated configuration pins, JTAG interface. Input to Power-On Reset (POR) circuit.
2.5V
VCCO_0
Supplies the output buffers in I/O Bank 0, the bank along the top edge of the FPGA.
Selectable, 3.3V, 2.5V, 1.8,
1.5V, or 1.2V
VCCO_1
Supplies the output buffers in I/O Bank 1, the bank along the right edge of the FPGA. In
as the Flash PROM.
Selectable, 3.3V, 2.5V, 1.8,
1.5V, or 1.2V
VCCO_2
Supplies the output buffers in I/O Bank 2, the bank along the bottom edge of the FPGA.
Connects to the same voltage as the FPGA configuration source. Input to Power-On
Reset (POR) circuit.
Selectable, 3.3V, 2.5V, 1.8,
1.5V, or 1.2V
VCCO_3
Supplies the output buffers in I/O Bank 3, the bank along the left edge of the FPGA.
Selectable, 3.3V, 2.5V, 1.8,
1.5V, or 1.2V
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