參數(shù)資料
型號： XC3S500E-4FT256I
廠商： Xilinx Inc
文件頁數(shù)： 55/227頁
文件大?。?/td> 0K
描述： IC FPGA SPARTAN 3E 256FTBGA
標(biāo)準(zhǔn)包裝： 90
系列： Spartan®-3E
LAB/CLB數(shù)： 1164
邏輯元件/單元數(shù)： 10476
RAM 位總計： 368640
輸入/輸出數(shù)： 190
門數(shù)： 500000
電源電壓： 1.14 V ~ 1.26 V
安裝類型： 表面貼裝
工作溫度： -40°C ~ 100°C
封裝/外殼： 256-LBGA
供應(yīng)商設(shè)備封裝： 256-FTBGA
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Spartan-3E FPGA Family: DC and Switching Characteristics
DS312 (v4.1) July 19, 2013
Product Specification
148
Slave Parallel Mode Timing
X-Ref Target - Figure 75
Figure 75: Waveforms for Slave Parallel Configuration
Table 117: Timing for the Slave Parallel Configuration Mode
Symbol
Description
All Speed Grades
Units
Min
Max
Clock-to-Output Times
TSMCKBY
The time from the rising transition on the CCLK pin to a signal transition at the BUSY pin
-12.0
ns
Setup Times
TSMDCC
The time from the setup of data at the D0-D7 pins to the active edge the CCLK pin
11.0
-ns
TSMCSCC
Setup time on the CSI_B pin before the active edge of the CCLK pin
10.0
-ns
TSMCCW(2)
Setup time on the RDWR_B pin before active edge of the CCLK pin
23.0
-ns
Hold Times
TSMCCD
The time from the active edge of the CCLK pin to the point when data is last held at the
D0-D7 pins
1.0
-ns
TSMCCCS
The time from the active edge of the CCLK pin to the point when a logic level is last held
at the CSO_B pin
0
-ns
TSMWCC
The time from the active edge of the CCLK pin to the point when a logic level is last held
at the RDWR_B pin
0
-ns
DS312-3_02_103105
Byte 0
Byte 1
Byte n
BUSY
High-Z
Byte n+1
T
SMWCC
1/F
CCPAR
T
SMCCCS
T
SMCKBY
T
SMCKBY
T
SCCH
T
SMCCW
T
SMCCD
T
SMCSCC
T
SMDCC
PROG_B
(Input)
(Open-Drain)
INIT_B
(Input)
CSI_B
(Output)
BUSY
RDWR_B
(Input)
CCLK
(Inputs)
D0 - D7
T
MCCH
T
SCCL
T
MCCL
Notes:
1.
It is possible to abort configuration by pulling CSI_B Low in a given CCLK cycle, then switching RDWR_B Low or High in any subsequent
cycle for which CSI_B remains Low. The RDWR_B pin asynchronously controls the driver impedance of the D0 - D7 bus. When RDWR_B
switches High, be careful to avoid contention on the D0 - D7 bus.
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