- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄4280 > XC3S500E-4FT256I (Xilinx Inc)IC FPGA SPARTAN 3E 256FTBGA PDF資料下載
參數(shù)資料
| 型號(hào)： | XC3S500E-4FT256I |
| 廠商： | Xilinx Inc |
| 文件頁數(shù)： | 220/227頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC FPGA SPARTAN 3E 256FTBGA |
| 標(biāo)準(zhǔn)包裝： | 90 |
| 系列： | Spartan®-3E |
| LAB/CLB數(shù)： | 1164 |
| 邏輯元件/單元數(shù)： | 10476 |
| RAM 位總計(jì)： | 368640 |
| 輸入/輸出數(shù)： | 190 |
| 門數(shù)： | 500000 |
| 電源電壓： | 1.14 V ~ 1.26 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | -40°C ~ 100°C |
| 封裝/外殼： | 256-LBGA |
| 供應(yīng)商設(shè)備封裝： | 256-FTBGA |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁第151頁第152頁第153頁第154頁第155頁第156頁第157頁第158頁第159頁第160頁第161頁第162頁第163頁第164頁第165頁第166頁第167頁第168頁第169頁第170頁第171頁第172頁第173頁第174頁第175頁第176頁第177頁第178頁第179頁第180頁第181頁第182頁第183頁第184頁第185頁第186頁第187頁第188頁第189頁第190頁第191頁第192頁第193頁第194頁第195頁第196頁第197頁第198頁第199頁第200頁第201頁第202頁第203頁第204頁第205頁第206頁第207頁第208頁第209頁第210頁第211頁第212頁第213頁第214頁第215頁第216頁第217頁第218頁第219頁當(dāng)前第220頁第221頁第222頁第223頁第224頁第225頁第226頁第227頁
Spartan-3E FPGA Family: Functional Description
DS312 (v4.1) July 19, 2013
Product Specification
92
Stepping 0 Limitations when Reprogramming via
JTAG if FPGA Set for BPI Configuration
The FPGA can always be reprogrammed via the JTAG port,
regardless of the mode pin (M[2:0]) settings. However,
Stepping 0 devices have a minor limitation. If a Stepping 0
FPGA is set to configure in BPI mode and the FPGA is
attached to a parallel memory containing a valid FPGA
configuration file, then subsequent reconfigurations using
the JTAG port will fail. Potential workarounds include setting
the mode pins for JTAG configuration (M[2:0] = <1:0:1>) or
offsetting the initial memory location in Flash by 0x2000.
Stepping 1 devices fully support JTAG configuration even
when the FPGA mode pins are set for BPI mode.
In-System Programming Support
In a production application, the parallel Flash PROM is
usually preprogrammed before it is mounted on the printed
circuit board. In-system programming support is available
from third-party boundary-scan tool vendors and from some
third-party PROM programmers using a socket adapter with
attached wires. To gain access to the parallel Flash signals,
drive the FPGA’s PROG_B input Low with an open-drain
driver. This action places all FPGA I/O pins, including those
attached to the parallel Flash, in high-impedance (Hi-Z). If
the HSWAP input is Low, the I/Os have pull-up resistors to
the VCCO input on their respective I/O bank. The external
programming hardware then has direct access to the
parallel Flash pins. The programming access points are
highlighted in the gray boxes in Figure 58 and Figure 59.
The FPGA itself can also be used as a parallel Flash PROM
programmer during development and test phases. Initially,
an FPGA-based programmer is downloaded into the FPGA
via JTAG. Then the FPGA performs the Flash PROM
programming algorithms and receives programming data
from the host via the FPGA’s JTAG interface. See the
Embedded System Tools Reference Manual.
Dynamically Loading Multiple Configuration
Images Using MultiBoot Option
For additional information, refer to the “Reconfiguration and
MultiBoot” chapter in UG332.
X-Ref Target - Figure 59
Figure 59: Daisy-Chaining from BPI Flash Mode
+2.5V
TDI
TDO
TMS
TCK
VCCINT
VCCAUX
+2.5V
HDC
CCLK
CSO_B
VCCO_1
INIT_B
CSI_B
D[7:0]
LDC1
LDC0
‘0’
A[16:0]
PROG_B
DONE
GND
VCCO_2
+1.2V
DQ[7:0]
A[n:0]
CE#
WE#
VCC
OE#
BYTE#
DQ[15:7]
GND
M2
M1
‘0’
‘1’
M0
HSWAP
VCCO_0
A
A[23:17]
P
LDC2
TDI
TDO
TMS
TCK
VCCINT
VCCAUX
CCLK
CSO_B
VCCO_1
INIT_B
CSI_B
D[7:0]
PROG_B
DONE
GND
VCCO_2
+1.2V
M2
M1
‘1’
M0
HSWAP
VCCO_0
P
VCCO_1
+2.5V
‘0’
VCCO_0
V
D
V
BPI Mode
Slave
Parallel
Mode
2.5V
JTAG
CCLK
D[7:0]
INIT_B
DONE
PROG_B
TCK
TMS
x8 or
x8/x16
Flash
PROM
PROG_B
Recommend
open-drain
driver
VCCO_0
TDI
TMS
TCK
TDO
RDWR_B
‘0’
CSO_B
RDWR_B
‘0’
BUSY
Spartan-3E
FPGA
Spartan-3E
FPGA
BUSY
I
33
0
4.
7
k
4.
7
k
Not available
in VQ100
package
DS312-2_50_082009
4.
7
k
I
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| 178877-2 | CONN FEMALE SCREWLOCK W/WASHER |
| XC3S500E-5FTG256C | IC FPGA SPARTAN-3E 500K 256FTBGA |
| 5745563-3 | CONN D-SUB FEMALE SCREW LOCK |
| XC3S500E-4FTG256I | IC FPGA SPARTAN-3E 500K 256FTBGA |
| XC2S200E-6PQ208I | IC FPGA 1.8V 1176 CLB'S 208-PQFP |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| XC3S500E-4FT256I4003 | 制造商:Xilinx 功能描述: |
| XC3S500E-4FTG256C | 功能描述:IC SPARTAN-3E FPGA 500K 256-FTBG RoHS:是 類別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場(chǎng)可編程門陣列） 系列:Spartan®-3E 標(biāo)準(zhǔn)包裝:60 系列:XP LAB/CLB數(shù):- 邏輯元件/單元數(shù):10000 RAM 位總計(jì):221184 輸入/輸出數(shù):244 門數(shù):- 電源電壓:1.71 V ~ 3.465 V 安裝類型:表面貼裝 工作溫度:0°C ~ 85°C 封裝/外殼:388-BBGA 供應(yīng)商設(shè)備封裝:388-FPBGA（23x23） 其它名稱:220-1241 |
| XC3S500E-4FTG256C4124 | 制造商:Xilinx 功能描述: |
| XC3S500E-4FTG256I | 功能描述:IC FPGA SPARTAN-3E 500K 256FTBGA RoHS:是 類別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場(chǎng)可編程門陣列） 系列:Spartan®-3E 標(biāo)準(zhǔn)包裝:40 系列:Spartan® 6 LX LAB/CLB數(shù):3411 邏輯元件/單元數(shù):43661 RAM 位總計(jì):2138112 輸入/輸出數(shù):358 門數(shù):- 電源電壓:1.14 V ~ 1.26 V 安裝類型:表面貼裝 工作溫度:-40°C ~ 100°C 封裝/外殼:676-BGA 供應(yīng)商設(shè)備封裝:676-FBGA（27x27） |
| XC3S500E-4PQ208C | 制造商:Xilinx 功能描述:FPGA SPARTAN-3E 500K GATES 10476 CELLS 572MHZ 90NM 1.2V 208P - Trays |
發(fā)布緊急采購，3分鐘左右您將得到回復(fù)。