參數(shù)資料
型號(hào)： XC3S500E-4FT256I
廠商： Xilinx Inc
文件頁(yè)數(shù)： 186/227頁(yè)
文件大?。?/td> 0K
描述： IC FPGA SPARTAN 3E 256FTBGA
標(biāo)準(zhǔn)包裝： 90
系列： Spartan®-3E
LAB/CLB數(shù)： 1164
邏輯元件/單元數(shù)： 10476
RAM 位總計(jì)： 368640
輸入/輸出數(shù)： 190
門(mén)數(shù)： 500000
電源電壓： 1.14 V ~ 1.26 V
安裝類(lèi)型： 表面貼裝
工作溫度： -40°C ~ 100°C
封裝/外殼： 256-LBGA
供應(yīng)商設(shè)備封裝： 256-FTBGA
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Spartan-3E FPGA Family: Functional Description
DS312 (v4.1) July 19, 2013
Product Specification
61
The connections for the bottom-edge BUFGMUX elements
are similar to the top-edge connections (see Figure 46).
On the left and right edges, only two clock inputs feed each
pair of BUFGMUX elements.
Quadrant Clock Routing
The clock routing within the FPGA is quadrant-based, as
shown in Figure 45. Each clock quadrant supports eight
total clock signals, labeled ‘A’ through ‘H’ in Table 41 and
Figure 47. The clock source for an individual clock line
originates either from a global BUFGMUX element along
the top and bottom edges or from a BUFGMUX element
along the associated edge, as shown in Figure 47. The
clock lines feed the synchronous resource elements (CLBs,
IOBs, block RAM, multipliers, and DCMs) within the
quadrant.
The four quadrants of the device are:
Top Right (TR)
Bottom Right (BR)
Bottom Left (BL)
Top Left (TL)
Note that the quadrant clock notation (TR, BR, BL, TL) is
separate from that used for similar IOB placement
constraints.
To estimate the quadrant location for a particular I/O, see
the footprint diagrams in Module 4, Pinout Descriptions. For
exact quadrant locations, use the floorplanning tool. In the
QFP packages (VQ100, TQ144 and PQ208) the quadrant
borders fall in the middle of each side of the package, at a
GND pin. The clock inputs fall on the quadrant boundaries,
as indicated in Table 42.
In a few cases, a dedicated input is physically in one
quadrant of the device but connects to a different clock
quadrant:
FT256, H16 is in clock quadrant BR
FG320, K2 is in clock quadrant BL
FG400, L8 is in clock quadrant TL and the I/O at N11 is
in clock quadrant BL
FG484, M2 is in clock quadrant TL and L15 is in clock
quadrant BR
X-Ref Target - Figure 46
Figure 46: Clock Switch Matrix to BUFGMUX Pair Connectivity
BUFGMUX
LHCLK or
RHCLK input
Double Line
DCM output*
Left-/Right-Half BUFGMUX
CLK Switch
Matrix
S
O
S
I1
I0
I1
I0
BUFGMUX
Top/Bottom (Global) BUFGMUX
CLK Switch
Matrix
S
O
S
I1
I0
I1
I0
1st GCLK pin
2nd GCLK pin
1st DCM output
2nd DCM output
Double Line
DS312-2_16_110706
0
1
0
1
0
1
0
1
*(XC3S1200E and
XC3S1600E only)
Table 42: QFP Package Clock Quadrant Locations
Clock Pins
Quadrant
GCLK[3:0]
BR
GCLK[7:4]
TR
GCLK[11:8]
TL
GCLK[15:12]
BL
RHCLK[3:0]
BR
RHCLK[7:4]
TR
LHCLK[3:0]
TL
LHCLK[7:4]
BL
相關(guān)PDF資料
PDF描述
178877-2 CONN FEMALE SCREWLOCK W/WASHER
XC3S500E-5FTG256C IC FPGA SPARTAN-3E 500K 256FTBGA
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參數(shù)描述
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XC3S500E-4FTG256C 功能描述:IC SPARTAN-3E FPGA 500K 256-FTBG RoHS:是 類(lèi)別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場(chǎng)可編程門(mén)陣列） 系列:Spartan®-3E 標(biāo)準(zhǔn)包裝:60 系列:XP LAB/CLB數(shù):- 邏輯元件/單元數(shù):10000 RAM 位總計(jì):221184 輸入/輸出數(shù):244 門(mén)數(shù):- 電源電壓:1.71 V ~ 3.465 V 安裝類(lèi)型:表面貼裝 工作溫度:0°C ~ 85°C 封裝/外殼:388-BBGA 供應(yīng)商設(shè)備封裝:388-FPBGA（23x23） 其它名稱(chēng):220-1241
XC3S500E-4FTG256C4124 制造商:Xilinx 功能描述:
XC3S500E-4FTG256I 功能描述:IC FPGA SPARTAN-3E 500K 256FTBGA RoHS:是 類(lèi)別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場(chǎng)可編程門(mén)陣列） 系列:Spartan®-3E 標(biāo)準(zhǔn)包裝:40 系列:Spartan® 6 LX LAB/CLB數(shù):3411 邏輯元件/單元數(shù):43661 RAM 位總計(jì):2138112 輸入/輸出數(shù):358 門(mén)數(shù):- 電源電壓:1.14 V ~ 1.26 V 安裝類(lèi)型:表面貼裝 工作溫度:-40°C ~ 100°C 封裝/外殼:676-BGA 供應(yīng)商設(shè)備封裝:676-FBGA（27x27）
XC3S500E-4PQ208C 制造商:Xilinx 功能描述:FPGA SPARTAN-3E 500K GATES 10476 CELLS 572MHZ 90NM 1.2V 208P - Trays
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