參數(shù)資料
型號： XC3S500E-4FT256I
廠商： Xilinx Inc
文件頁數(shù)： 31/227頁
文件大小： 0K
描述： IC FPGA SPARTAN 3E 256FTBGA
標準包裝： 90
系列： Spartan®-3E
LAB/CLB數(shù)： 1164
邏輯元件/單元數(shù)： 10476
RAM 位總計： 368640
輸入/輸出數(shù)： 190
門數(shù)： 500000
電源電壓： 1.14 V ~ 1.26 V
安裝類型： 表面貼裝
工作溫度： -40°C ~ 100°C
封裝/外殼： 256-LBGA
供應商設備封裝： 256-FTBGA
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Spartan-3E FPGA Family: DC and Switching Characteristics
DS312 (v4.1) July 19, 2013
Product Specification
126
Table 87: Pin-to-Pin Setup and Hold Times for the IOB Input Path (System Synchronous)
Symbol
Description
Conditions
IFD_
DELAY_
VALUE=
Device
Speed Grade
Units
-5
-4
Min
Setup Times
TPSDCM
When writing to the Input
Flip-Flop (IFF), the time from the
setup of data at the Input pin to
the active transition at a Global
Clock pin. The DCM is used. No
Input Delay is programmed.
LVCMOS25(2),
IFD_DELAY_VALUE = 0,
with DCM(3)
0
XC3S100E
2.65
2.98
ns
XC3S250E
2.25
2.59
ns
XC3S500E
2.25
2.59
ns
XC3S1200E
2.25
2.58
ns
XC3S1600E
2.25
2.59
ns
TPSFD
When writing to IFF, the time
from the setup of data at the
Input pin to an active transition at
the Global Clock pin. The DCM is
not used. The Input Delay is
programmed.
LVCMOS25(2),
IFD_DELAY_VALUE =
default software setting
2
XC3S100E
3.16
3.58
ns
3
XC3S250E
3.44
3.91
ns
3
XC3S500E
4.00
4.73
ns
3
XC3S1200E
2.60
3.31
ns
3
XC3S1600E
3.33
3.77
ns
Hold Times
TPHDCM
When writing to IFF, the time
from the active transition at the
Global Clock pin to the point
when data must be held at the
Input pin. The DCM is used. No
Input Delay is programmed.
LVCMOS25(4),
IFD_DELAY_VALUE = 0,
with DCM(3)
0
XC3S100E
–0.54
–0.52
ns
XC3S250E
0.06
0.14
ns
XC3S500E
0.07
0.14
ns
XC3S1200E
0.07
0.15
ns
XC3S1600E
0.06
0.14
ns
TPHFD
When writing to IFF, the time
from the active transition at the
Global Clock pin to the point
when data must be held at the
Input pin. The DCM is not used.
The Input Delay is programmed.
LVCMOS25(4),
IFD_DELAY_VALUE =
default software setting
2
XC3S100E
–0.31
–0.24
ns
3
XC3S250E
–0.32
ns
3
XC3S500E
–0.77
ns
3
XC3S1200E
0.13
0.16
ns
3
XC3S1600E
–0.05
–0.03
ns
Notes:
1.
The numbers in this table are tested using the methodology presented in Table 95 and are based on the operating conditions set forth in
2.
This setup time requires adjustment whenever a signal standard other than LVCMOS25 is assigned to the Global Clock Input or the data
Input. If this is true of the Global Clock Input, subtract the appropriate adjustment from Table 91. If this is true of the data Input, add the
appropriate Input adjustment from the same table.
3.
DCM output jitter is included in all measurements.
4.
This hold time requires adjustment whenever a signal standard other than LVCMOS25 is assigned to the Global Clock Input or the data
Input. If this is true of the Global Clock Input, add the appropriate Input adjustment from Table 91. If this is true of the data Input, subtract the
appropriate Input adjustment from the same table. When the hold time is negative, it is possible to change the data before the clock’s active
edge.
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