參數(shù)資料
型號(hào): XC3S250E-5CPG132C
廠商: Xilinx Inc
文件頁(yè)數(shù): 36/227頁(yè)
文件大小: 0K
描述: IC FPGA SPARTAN-3E 250K 132CSBGA
標(biāo)準(zhǔn)包裝: 360
系列: Spartan®-3E
LAB/CLB數(shù): 612
邏輯元件/單元數(shù): 5508
RAM 位總計(jì): 221184
輸入/輸出數(shù): 92
門數(shù): 250000
電源電壓: 1.14 V ~ 1.26 V
安裝類型: 表面貼裝
工作溫度: 0°C ~ 85°C
封裝/外殼: 132-TFBGA,CSPBGA
供應(yīng)商設(shè)備封裝: 132-CSPBGA(8x8)
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Spartan-3E FPGA Family: DC and Switching Characteristics
DS312 (v4.1) July 19, 2013
Product Specification
130
Table 93: Timing for the IOB Three-State Path
Symbol
Description
Conditions
Device
Speed Grade
Units
-5
-4
Max
Synchronous Output Enable/Disable Times
TIOCKHZ
Time from the active transition at the OTCLK input
of the Three-state Flip-Flop (TFF) to when the
Output pin enters the high-impedance state
LVCMOS25, 12 mA
output drive, Fast
slew rate
All
1.49
1.71
ns
TIOCKON(2)
Time from the active transition at TFF’s OTCLK
input to when the Output pin drives valid data
All
2.70
3.10
ns
Asynchronous Output Enable/Disable Times
TGTS
Time from asserting the Global Three State (GTS)
input on the STARTUP_SPARTAN3E primitive to
when the Output pin enters the high-impedance
state
LVCMOS25, 12 mA
output drive, Fast
slew rate
All
8.52
9.79
ns
Set/Reset Times
TIOSRHZ
Time from asserting TFF’s SR input to when the
Output pin enters a high-impedance state
LVCMOS25, 12 mA
output drive, Fast
slew rate
All
2.11
2.43
ns
TIOSRON(2)
Time from asserting TFF’s SR input at TFF to when
the Output pin drives valid data
All
3.32
3.82
ns
Notes:
1.
The numbers in this table are tested using the methodology presented in Table 95 and are based on the operating conditions set forth in
2.
This time requires adjustment whenever a signal standard other than LVCMOS25 with 12 mA drive and Fast slew rate is assigned to the data
Output. When this is true, add the appropriate Output adjustment from Table 94.
3.
For minimum delays use the values reported by the Timing Analyzer.
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PDF描述
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