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參數(shù)資料
| 型號： | XC3S250E-5CPG132C |
| 廠商： | Xilinx Inc |
| 文件頁數(shù)： | 109/227頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC FPGA SPARTAN-3E 250K 132CSBGA |
| 標(biāo)準(zhǔn)包裝： | 360 |
| 系列： | Spartan®-3E |
| LAB/CLB數(shù)： | 612 |
| 邏輯元件/單元數(shù)： | 5508 |
| RAM 位總計： | 221184 |
| 輸入/輸出數(shù)： | 92 |
| 門數(shù)： | 250000 |
| 電源電壓： | 1.14 V ~ 1.26 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | 0°C ~ 85°C |
| 封裝/外殼： | 132-TFBGA，CSPBGA |
| 供應(yīng)商設(shè)備封裝： | 132-CSPBGA（8x8） |
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Spartan-3E FPGA Family: Pinout Descriptions
DS312 (v4.1) July 19, 2013
Product Specification
197
FG320: 320-ball Fine-pitch Ball Grid Array
The 320-ball fine-pitch ball grid array package, FG320,
supports three different Spartan-3E FPGAs, including the
XC3S500E, the XC3S1200E, and the XC3S1600E, as
The FG320 package is an 18 x 18 array of solder balls
minus the four center balls.
Table 148 lists all the package pins. They are sorted by
bank number and then by pin name of the largest device.
Pins that form a differential I/O pair appear together in the
table. The table also shows the pin number for each pin and
the pin type, as defined earlier.
The highlighted rows indicate pinout differences between
the XC3S500E, the XC3S1200E, and the XC3S1600E
FPGAs. The XC3S500E has 18 unconnected balls,
indicated as N.C. (No Connection) in Table 148 and with the
black diamond character (
) in Table 148 and Figure 86.
If the table row is highlighted in tan, then this is an instance
where an unconnected pin on the XC3S500E FPGA maps
to a VREF pin on the XC3S1200E and XC3S1600E FPGA.
If the FPGA application uses an I/O standard that requires a
VREF voltage reference, connect the highlighted pin to the
VREF voltage supply, even though this does not actually
connect to the XC3S500E FPGA. This VREF connection on
the board allows future migration to the larger devices
without modifying the printed-circuit board.
All other balls have nearly identical functionality on all three
devices. Table 147 summarizes the Spartan-3E footprint
migration differences for the FG320 package.
An electronic version of this package pinout table and
footprint diagram is available for download from the Xilinx
web site at:
Pinout Table
Table 148: FG320 Package Pinout
Bank
XC3S500E Pin Name
XC3S1200E Pin Name
XC3S1600E Pin Name
FG320
Ball
Type
0
IP
IO
A7
500E: INPUT
1200E: I/O
1600E: I/O
0
IO
A8
I/O
0
IO
A11
I/O
0
N.C. (
)
IO
A12
500E: N.C.
1200E: I/O
1600E: I/O
0
IO
C4
I/O
0
IP
IO
D13
500E: INPUT
1200E: I/O
1600E: I/O
0
IO
E13
I/O
0
IO
G9
I/O
0
IO/VREF_0
B11
VREF
0
IO_L01N_0
A16
I/O
0
IO_L01P_0
B16
I/O
0
IO_L03N_0/VREF_0
C14
VREF
0
IO_L03P_0
D14
I/O
0
IO_L04N_0
A14
I/O
0
IO_L04P_0
B14
I/O
0
IO_L05N_0/VREF_0
B13
VREF
0
IO_L05P_0
A13
I/O
0
IO_L06N_0
E12
I/O
0
IO_L06P_0
F12
I/O
0
IO_L08N_0
F11
I/O
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