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參數(shù)資料
| 型號： | XC3S250E-5CPG132C |
| 廠商： | Xilinx Inc |
| 文件頁數(shù)： | 225/227頁 |
| 文件大小： | 0K |
| 描述： | IC FPGA SPARTAN-3E 250K 132CSBGA |
| 標準包裝： | 360 |
| 系列： | Spartan®-3E |
| LAB/CLB數(shù)： | 612 |
| 邏輯元件/單元數(shù)： | 5508 |
| RAM 位總計： | 221184 |
| 輸入/輸出數(shù)： | 92 |
| 門數(shù)： | 250000 |
| 電源電壓： | 1.14 V ~ 1.26 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | 0°C ~ 85°C |
| 封裝/外殼： | 132-TFBGA，CSPBGA |
| 供應商設備封裝： | 132-CSPBGA（8x8） |
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Spartan-3E FPGA Family: Functional Description
DS312 (v4.1) July 19, 2013
Product Specification
97
Slave Serial Mode
For additional information, refer to the “Slave Serial Mode”
chapter in UG332.
In Slave Serial mode (M[2:0] = <1:1:1>), an external host
such as a microprocessor or microcontroller writes serial
configuration data into the FPGA, using the synchronous
serial interface shown in Figure 63. The serial configuration
data is presented on the FPGA’s DIN input pin with
sufficient setup time before each rising edge of the
externally generated CCLK clock input.
The intelligent host starts the configuration process by
pulsing PROG_B and monitoring that the INIT_B pin goes
High, indicating that the FPGA is ready to receive its first
data. The host then continues supplying data and clock
signals until either the DONE pin goes High, indicating a
successful configuration, or until the INIT_B pin goes Low,
indicating a configuration error. The configuration process
requires more clock cycles than indicated from the
configuration file size. Additional clocks are required during
the FPGA’s start-up sequence, especially if the FPGA is
programmed to wait for selected Digital Clock Managers
(DCMs) to lock to their respective clock inputs (see
X-Ref Target - Figure 62
Figure 62: Daisy-Chaining using Slave Parallel Mode
+2.5V
PROG_B
Recommend
open-drain
driver
2.5V
JTAG
TDI
TMS
TCK
TDO
DATA[7:0]
BUSY
SELECT
READ/WRITE
CLOCK
PROG_B
INIT_B
DONE
INIT_B
DONE
PROG_B
TCK
TMS
CSO_B
TDI
TDO
TMS
TCK
VCCINT
VCCAUX
HDC
CSO_B
VCCO_1
INIT_B
CSI_B
LDC1
LDC0
PROG_B
DONE
GND
VCCO_2
+1.2V
M2
M1
‘1’
M0
HSWAP
VCCO_0
P
LDC2
CCLK
D[7:0]
‘0’
VCCO_0
V
RDWR_B
BUSY
Slave
Parallel
Mode
VCCO_1
TDI
TDO
TMS
TCK
VCCINT
VCCAUX
HDC
CSO_B
VCCO_1
INIT_B
CSI_B
LDC1
LDC0
PROG_B
DONE
GND
VCCO_2
+1.2V
M2
M1
‘1’
M0
HSWAP
VCCO_0
P
LDC2
CCLK
D[7:0]
‘0’
VCCO_0
V
RDWR_B
Spartan-3E
FPGA
Spartan-3E
FPGA
BUSY
Slave
Parallel
Mode
VCCO_1
+2.5V
V
D[7:0]
CCLK
+2.5V
33
0Ω
4.
7
kΩ
VCC
GND
Configuration
Memory
Source
Internal memory
Disk drive
Over network
Over RF link
Intelligent
Download Host
Microcontroller
Processor
Tester
‘0’‘0’
V
4.
7
kΩ
DS312-2_53_082009
相關PDF資料 |
PDF描述 |
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