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參數(shù)資料
| 型號： | XC3S250E-4CPG132I |
| 廠商： | Xilinx Inc |
| 文件頁數(shù)： | 53/227頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC FPGA SPARTAN-3E 250K 132CSBGA |
| 標準包裝： | 360 |
| 系列： | Spartan®-3E |
| LAB/CLB數(shù)： | 612 |
| 邏輯元件/單元數(shù)： | 5508 |
| RAM 位總計： | 221184 |
| 輸入/輸出數(shù)： | 92 |
| 門數(shù)： | 250000 |
| 電源電壓： | 1.14 V ~ 1.26 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | -40°C ~ 100°C |
| 封裝/外殼： | 132-TFBGA，CSPBGA |
| 供應(yīng)商設(shè)備封裝： | 132-CSPBGA（8x8） |
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Spartan-3E FPGA Family: DC and Switching Characteristics
DS312 (v4.1) July 19, 2013
Product Specification
146
Configuration Clock (CCLK) Characteristics
Table 112: Master Mode CCLK Output Period by ConfigRate Option Setting
Symbol
Description
ConfigRate
Setting
Temperature
Range
Minimum
Maximum
Units
TCCLK1
CCLK clock period by
ConfigRate setting
1
(power-on value and
default value)
Commercial
570
1,250
ns
Industrial
485
ns
TCCLK3
3
Commercial
285
625
ns
Industrial
242
ns
TCCLK6
6
Commercial
142
313
ns
Industrial
121
ns
TCCLK12
12
Commercial
71.2
157
ns
Industrial
60.6
ns
TCCLK25
25
Commercial
35.5
78.2
ns
Industrial
30.3
ns
TCCLK50
50
Commercial
17.8
39.1
ns
Industrial
15.1
ns
Notes:
1.
Set the ConfigRate option value when generating a configuration bitstream. See Bitstream Generator (BitGen) Options in Module 2.
Table 113: Master Mode CCLK Output Frequency by ConfigRate Option Setting
Symbol
Description
ConfigRate
Setting
Temperature
Range
Minimum
Maximum
Units
FCCLK1
Equivalent CCLK clock frequency
by ConfigRate setting
1
(power-on value and
default value)
Commercial
0.8
1.8
MHz
Industrial
2.1
MHz
FCCLK3
3
Commercial
1.6
3.6
MHz
Industrial
4.2
MHz
FCCLK6
6
Commercial
3.2
7.1
MHz
Industrial
8.3
MHz
FCCLK12
12
Commercial
6.4
14.1
MHz
Industrial
16.5
MHz
FCCLK25
25
Commercial
12.8
28.1
MHz
Industrial
33.0
MHz
FCCLK50
50
Commercial
25.6
56.2
MHz
Industrial
66.0
MHz
Table 114: Master Mode CCLK Output Minimum Low and High Time
Symbol
Description
ConfigRate Setting
Units
1
3612
25
50
TMCCL,
TMCCH
Master mode CCLK minimum
Low and High time
Commercial
276
138
69
34.5
17.1
8.5
ns
Industrial
235
117
58
29.3
14.5
7.3
ns
Table 115: Slave Mode CCLK Input Low and High Time
Symbol
Description
Min
Max
TSCCL,
TSCCH
CCLK Low and High time
5
∞
ns
相關(guān)PDF資料 |
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