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參數(shù)資料
| 型號(hào)： | XC3S250E-4CPG132I |
| 廠商： | Xilinx Inc |
| 文件頁(yè)數(shù)： | 120/227頁(yè) |
| 文件大小： | 0K |
| 描述： | IC FPGA SPARTAN-3E 250K 132CSBGA |
| 標(biāo)準(zhǔn)包裝： | 360 |
| 系列： | Spartan®-3E |
| LAB/CLB數(shù)： | 612 |
| 邏輯元件/單元數(shù)： | 5508 |
| RAM 位總計(jì)： | 221184 |
| 輸入/輸出數(shù)： | 92 |
| 門(mén)數(shù)： | 250000 |
| 電源電壓： | 1.14 V ~ 1.26 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | -40°C ~ 100°C |
| 封裝/外殼： | 132-TFBGA，CSPBGA |
| 供應(yīng)商設(shè)備封裝： | 132-CSPBGA（8x8） |
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Spartan-3E FPGA Family: Pinout Descriptions
DS312 (v4.1) July 19, 2013
Product Specification
206
User I/Os by Bank
pins are distributed between the four I/O banks on the
FG320 package.
Table 149: User I/Os Per Bank for XC3S500E in the FG320 Package
Package
Edge
I/O Bank
Maximum I/O
All Possible I/O Pins by Type
I/O
INPUT
DUAL
Top
0
58
29
14
1
6
8
Right
1
58
22
10
21
5
Bottom
2
58
17
13
24
4
Left
3
58
34
11
0
5
8
TOTAL
232
102
48
46
20
16
Notes:
1.
Some VREF and CLK pins are on INPUT pins.
2.
The eight global clock pins in this bank have optional functionality during configuration and are counted in the DUAL column.
Table 150: User I/Os Per Bank for XC3S1200E and XC3S1600E in the FG320 Package
Package
Edge
I/O Bank
Maximum I/O
All Possible I/O Pins by Type
I/O
INPUT
DUAL
Top
0
61
34
12
1
6
8
Right
1
63
25
12
21
5
Bottom
2
63
23
11
24
5
Left
3
63
38
12
0
5
8
TOTAL
250
120
47
46
21
16
Notes:
1.
Some VREF and CLK pins are on INPUT pins.
2.
The eight global clock pins in this bank have optional functionality during configuration and are counted in the DUAL column.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| XC2S50-6FG256C | IC FPGA 2.5V C-TEMP 256-FBGA |
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
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