參數(shù)資料
型號： XC3S1500-5FGG676C
廠商： Xilinx Inc
文件頁數(shù)： 64/272頁
文件大?。?/td> 0K
描述： SPARTAN-3A FPGA 1.5M 676-FBGA
產(chǎn)品培訓(xùn)模塊： Extended Spartan 3A FPGA Family
標準包裝： 40
系列： Spartan®-3
LAB/CLB數(shù)： 3328
邏輯元件/單元數(shù)： 29952
RAM 位總計： 589824
輸入/輸出數(shù)： 487
門數(shù)： 1500000
電源電壓： 1.14 V ~ 1.26 V
安裝類型： 表面貼裝
工作溫度： 0°C ~ 85°C
封裝/外殼： 676-BGA
供應(yīng)商設(shè)備封裝： 676-FBGA（27x27）
配用： NANO-SPARTAN-ND - KIT NANOBOARD AND SPARTAN3 DC
807-1001-ND - DAUGHTER CARD XILINX SPARTAN 3
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Spartan-3 FPGA Family: Pinout Descriptions
DS099 (v3.1) June 27, 2013
Product Specification
156
FT256: 256-lead Fine-pitch Thin Ball Grid Array
The 256-lead fine-pitch thin ball grid array package, FT256, supports three different Spartan-3 devices, including the
XC3S200, the XC3S400, and the XC3S1000. The footprints for all three devices are identical, as shown in Table 96 and
All the package pins appear in Table 96 and are sorted by bank number, then by pin name. Pairs of pins that form a
differential I/O pair appear together in the table. The table also shows the pin number for each pin and the pin type, as
defined earlier.
An electronic version of this package pinout table and footprint diagram is available for download from the Xilinx website at
Pinout Table
Table 96: FT256 Package Pinout
Bank
XC3S200, XC3S400, XC3S1000
Pin Name
FT256 Pin
Number
Type
0
IO
A5
I/O
0
IO
A7
I/O
0
IO/VREF_0
A3
VREF
0
IO/VREF_0
D5
VREF
0
IO_L01N_0/VRP_0
B4
DCI
0
IO_L01P_0/VRN_0
A4
DCI
0
IO_L25N_0
C5
I/O
0
IO_L25P_0
B5
I/O
0
IO_L27N_0
E6
I/O
0
IO_L27P_0
D6
I/O
0
IO_L28N_0
C6
I/O
0
IO_L28P_0
B6
I/O
0
IO_L29N_0
E7
I/O
0
IO_L29P_0
D7
I/O
0
IO_L30N_0
C7
I/O
0
IO_L30P_0
B7
I/O
0
IO_L31N_0
D8
I/O
0
IO_L31P_0/VREF_0
C8
VREF
0
IO_L32N_0/GCLK7
B8
GCLK
0
IO_L32P_0/GCLK6
A8
GCLK
0
VCCO_0
E8
VCCO
0
VCCO_0
F7
VCCO
0
VCCO_0
F8
VCCO
1
IO
A9
I/O
1
IO
A12
I/O
1
IO
C10
I/O
1
IO/VREF_1
D12
VREF
1
IO_L01N_1/VRP_1
A14
DCI
1
IO_L01P_1/VRN_1
B14
DCI
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