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參數(shù)資料
| 型號： | XC3S1400A-4FT256I |
| 廠商： | Xilinx Inc |
| 文件頁數(shù)： | 73/132頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC FPGA SPARTAN 3 256FTBGA |
| 標準包裝： | 90 |
| 系列： | Spartan®-3A |
| LAB/CLB數(shù)： | 2816 |
| 邏輯元件/單元數(shù)： | 25344 |
| RAM 位總計： | 589824 |
| 輸入/輸出數(shù)： | 161 |
| 門數(shù)： | 1400000 |
| 電源電壓： | 1.14 V ~ 1.26 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | -40°C ~ 100°C |
| 封裝/外殼： | 256-LBGA |
| 供應(yīng)商設(shè)備封裝： | 256-FTBGA |
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DC and Switching Characteristics
DS529-3 (v2.0) August 19, 2010
45
18 x 18 Embedded Multiplier Timing
Table 34: 18 x 18 Embedded Multiplier Timing
Symbol
Description
Speed Grade
Units
-5
-4
Min
Max
Min
Max
Combinatorial Delay
TMULT
Combinational multiplier propagation delay from the A and B inputs
to the P outputs, assuming 18-bit inputs and a 36-bit product
(AREG, BREG, and PREG registers unused)
–4.36
–4.88
ns
Clock-to-Output Times
TMSCKP_P
Clock-to-output delay from the active transition of the CLK input to
valid data appearing on the P outputs when using the PREG
register(2,3)
–0.84
–1.30
ns
TMSCKP_A
TMSCKP_B
Clock-to-output delay from the active transition of the CLK input to
valid data appearing on the P outputs when using either the AREG
or BREG register(2,4)
–4.44
–4.97
ns
Setup Times
TMSDCK_P
Data setup time at the A or B input before the active transition at the
CLK when using only the PREG output register (AREG, BREG
registers unused)(3)
3.56
–3.98
–ns
TMSDCK_A
Data setup time at the A input before the active transition at the CLK
when using the AREG input register(4)
0.00
–0.00
–ns
TMSDCK_B
Data setup time at the B input before the active transition at the CLK
when using the BREG input register(4)
0.00
–0.00
–ns
Hold Times
TMSCKD_P
Data hold time at the A or B input after the active transition at the
CLK when using only the PREG output register (AREG, BREG
registers unused)(3)
0.00
–0.00
–ns
TMSCKD_A
Data hold time at the A input after the active transition at the CLK
when using the AREG input register(4)
0.35
–0.45
–ns
TMSCKD_B
Data hold time at the B input after the active transition at the CLK
when using the BREG input register(4)
0.35
–0.45
–ns
Clock Frequency
FMULT
Internal operating frequency for a two-stage 18x18 multiplier using
the AREG and BREG input registers and the PREG output
register(1)
0280
0
250
MHz
Notes:
1.
Combinational delay is less and pipelined performance is higher when multiplying input data with less than 18 bits.
2.
The PREG register is typically used in both single-stage and two-stage pipelined multiplier implementations.
3.
The PREG register is typically used when inferring a single-stage multiplier.
4.
Input registers AREG or BREG are typically used when inferring a two-stage multiplier.
5.
The numbers in this table are based on the operating conditions set forth in Table 8.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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參數(shù)描述 |
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