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參數(shù)資料
| 型號： | V350EPC-40 |
| 英文描述： | BUS CONTROLLER |
| 中文描述： | 總線控制器 |
| 文件頁數(shù)： | 17/18頁 |
| 文件大小： | 154K |
| 代理商： | V350EPC-40 |
V350EPC
Copyright 1998, V3 Semiconductor Corp.
V350EPC Data Sheet Rev 1.1
17
Notes:
1. All PCI bus signals except those in 2a.
2. All PCI bus signals except those in 4a.
4.3
Serial EEPROM Port TImings
The clock for the serial EEPROM interface is derived by dividing the PCI bus clock. The waveforms
generated are shown in Figure 4.
Figure 4: Serial EEPROM Waveforms and Timings
3
T
H
Synchronous input hold from PCLK
0
ns
4
T
COV
PCLK to output valid delay
2
3
11
ns
4a
T
COV
PCLK to output valid delay (REQ)
4
12
ns
5
T
CZO
PCLK to output driving delay
4
11
ns
6
T
COZ
PCLK to high impedance delay
5
18
ns
7
T
RST
Reset period when PRST used as input
16·T
C
Table 16: PCI Bus Timing Parameters for Vcc = 5 or 3.3 Volts +/- 5%
SCL
SDA
START CONDITION
STOP CONDITION
512 PCI BUS
CLOCKS
256 PCI BUS
CLOCKS
256 PCI BUS
CLOCKS
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