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參數(shù)資料
| 型號： | V350EPC-40 |
| 英文描述： | BUS CONTROLLER |
| 中文描述： | 總線控制器 |
| 文件頁數(shù)： | 16/18頁 |
| 文件大?。?/td> | 154K |
| 代理商： | V350EPC-40 |
V350EPC
16
V350EPC Data Sheet Rev 1.1
Copyright 1998, V3 Semiconductor Inc.
Notes:
1. Measured at 1.5V.
2. All local bus signals except those in 4a, 4b, 4c, 4d and 4e.
3. All local bus signals except those in 6a.
4. READY, BLAST, ADS are driven to high impedance at the falling edge of LCLK.
Table 15: Local Bus Timing Parameters for Vcc = 3.3 Volts +/- 5%
33MHz
#
Symbol
Description
Notes
Min
Max Units
1
T
C
LCLK period
30
ns
2
T
CH
LCLK high time
1
12
ns
3
T
CL
LCLK low time
1
12
ns
4
T
SU
Synchronous input setup
2
8
ns
4a
T
SU
Synchronous input setup (BLAST)
9
ns
4b
T
SU
Synchronous input setup (W/R, BTERM)
7
ns
4c
T
SU
Synchronous input setup (ADS/AS)
8
ns
4d
T
SU
Synchronous input setup (address, data,
byte enables)
7
ns
4e
T
SU
Synchronous input setup for read data
when in local bus master mode
5
ns
5
T
H
Synchronous input hold
3
ns
6
T
COV
LCLK to output valid delay
3
4
14
ns
6a
T
COV
LCLK to output valid delay (address, data,
byte enable, parity)
4
16
ns
7
T
CZO
LCLK to output driving delay
4
16
ns
8
T
COZ
LCLK to high impedance delay
4
4
16
ns
9
T
RST
Reset period when LRST used as input
16·T
C
ns
Table 16: PCI Bus Timing Parameters for Vcc = 5 or 3.3 Volts +/- 5%
#
Symbol
Description
Notes
Min
Max
Units
1
T
C
PCLK period
30
ns
2
T
SU
Synchronous input setup to PCLK
1
7
ns
2a
T
SU
Synchronous input setup to PCLK (GNT)
10
ns
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PDF描述 |
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