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參數(shù)資料
| 型號： | UPD78F9212CS-CAB-A |
| 廠商： | Renesas Electronics America |
| 文件頁數(shù)： | 55/175頁 |
| 文件大?。?/td> | 0K |
| 描述： | MCU 8BIT 4KB FLASH 16PIN |
| 標準包裝： | 400 |
| 系列： | 78K0S/Kx1+ |
| 核心處理器： | 78K0S |
| 芯體尺寸： | 8-位 |
| 速度： | 10MHz |
| 外圍設(shè)備： | LVD，POR，PWM，WDT |
| 輸入/輸出數(shù)： | 13 |
| 程序存儲器容量： | 4KB（4K x 8） |
| 程序存儲器類型： | 閃存 |
| RAM 容量： | 128 x 8 |
| 電壓 - 電源 (Vcc/Vdd)： | 2 V ~ 5.5 V |
| 數(shù)據(jù)轉(zhuǎn)換器： | A/D 4x10b |
| 振蕩器型： | 內(nèi)部 |
| 工作溫度： | -40°C ~ 85°C |
| 封裝/外殼： | 16-DIP（0.300"，7.62mm） |
| 包裝： | 托盤 |
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User’s Manual U16994EJ6V0UD
146
CHAPTER 8 WATCHDOG TIMER
8.1
Functions of Watchdog Timer
The watchdog timer is used to detect an inadvertent program loop. If a program loop is detected, an internal reset
signal is generated.
When a reset occurs due to the watchdog timer, bit 4 (WDTRF) of the reset control flag register (RESF) is set to 1.
For details of RESF, see CHAPTER 12 RESET FUNCTION.
Table 8-1. Loop Detection Time of Watchdog Timer
Loop Detection Time
During Low-Speed Internal oscillation Clock Operation
During System Clock Operation
2
11/fRL (4.27 ms)
2
13/fX (819.2
μs)
2
12/fRL (8.53 ms)
2
14/fX (1.64 ms)
2
13/fRL (17.07 ms)
2
15/fX (3.28 ms)
2
14/fRL (34.13 ms)
2
16/fX (6.55 ms)
2
15/fRL (68.27 ms)
2
17/fX (13.11 ms)
2
16/fRL (136.53 ms)
2
18/fX (26.21 ms)
2
17/fRL (273.07 ms)
2
19/fX (52.43 ms)
2
18/fRL (546.13 ms)
2
20/fX (104.86 ms)
Remarks 1. fRL: Low-speed internal oscillation clock oscillation frequency
2. fX: System clock oscillation frequency
3. Figures in parentheses apply to operation at fRL = 480 kHz (MAX.), fX = 10 MHz.
The operation mode of the watchdog timer (WDT) is switched according to the option byte setting of the on-chip
low-speed internal oscillator as shown in Table 8-2.
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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