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參數(shù)資料
| 型號(hào)： | TS8388BCG |
| 元件分類(lèi)： | ADC |
| 英文描述： | 1-CH 8-BIT PROPRIETARY METHOD ADC, PARALLEL ACCESS, CBGA72 |
| 封裝： | CBGA-72 |
| 文件頁(yè)數(shù)： | 3/46頁(yè) |
| 文件大小： | 499K |
| 代理商： | TS8388BCG |
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TS8388BG
11/46
TC1 TC2
TA= 250ps TBC
X
N+1
X
N+2
X
N+3
N
Figure 1 : TS8388BG TIMING DIAGRAM ( 1 GSPS CLOCK RATE )
Data Ready Reset , Clock held at LOW level
DIGITAL
OUTPUTS
(VIN, VINB)
Data Ready
(DR, DRB)
(CLK, CLKB)
X
N+5
TD1=TC1+TDR–TOD
= TC1 – 40 ps = 460
ps
DATA
N–4
DATA
N–3
DATA N
DATA
N–1
DATA
N–2
TC=1000ps
X
N+4
TOD = 1360 ps
1360 ps
DRRB
1ns (min)
TDR = 1320 ps
TPD: 4.0 Clock periods
1000ps
TRDR=920ps
N–1
TD2 = TC2+TOD–TDR
= TC2+40ps = 540 ps
TDR = 1320 ps
DATA
N–5
DATA
N+1
TC1 TC2
TA= 250ps TBC
X
N+1
X
N+2
X
N+3
N
Figure 2 : TS8388BG TIMING DIAGRAM ( 1 GSPS CLOCK RATE )
Data Ready Reset , Clock held at HIGH level
DIGITAL
OUTPUTS
(VIN, VINB)
Data Ready
(DR, DRB)
(CLK, CLKB)
X
N+5
TD1=TC1+TDR–TOD
= TC1 – 40 ps = 460
ps
DATA
N–4
DATA
N–3
DATA N
DATA
N–1
DATA
N–2
TC=1000ps
X
N+4
TOD = 1360 ps
1360 ps
DRRB
1ns (min)
TDR = 1320 ps
TPD: 4.0 Clock periods
1000ps
TRDR=920ps
N–1
TD2 = TC2+TOD–TDR
= TC2+40ps = 540 ps
TDR = 1120 ps
DATA
N–5
DATA
N+1
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| TS8388BCG | 1-CH 8-BIT PROPRIETARY METHOD ADC, PARALLEL ACCESS, CBGA72 |
| TS8388BCG | 1-CH 8-BIT PROPRIETARY METHOD ADC, PARALLEL ACCESS, CBGA72 |
| TS8388BMFB/T | 1-CH 8-BIT PROPRIETARY METHOD ADC, PARALLEL ACCESS, CQFP68 |
| TS8388BMFSB/T | 1-CH 8-BIT PROPRIETARY METHOD ADC, PARALLEL ACCESS, CQFP68 |
| TS8388BMFSB/Q | 1-CH 8-BIT PROPRIETARY METHOD ADC, PARALLEL ACCESS, CQFP68 |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| TS8388BCGL | 制造商:e2v technologies 功能描述:ADC 8-BIT 1 GSPS - Trays |
| TS8388BCGL (+LID) | 制造商:e2v technologies 功能描述:ADC 8-BIT 1 GSPS - Trays |
| TS8388BMF | 制造商:e2v technologies 功能描述:ADC 8-BIT 1 GSPS - Trays |
| TS8388BMFB/Q | 制造商:e2v technologies 功能描述:ADC 8-BIT 1 GSPS - Trays |
| TS8388BMFS | 制造商:e2v technologies 功能描述:ADC 8-BIT 1 GSPS - Trays |
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