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參數(shù)資料
| 型號(hào)： | TMS320LC545 |
| 廠商： | Texas Instruments, Inc. |
| 元件分類： | 數(shù)字信號(hào)處理 |
| 英文描述： | Digital Signal Processors(20/25ns指令周期， 高性能，大并行度，特殊指令集可有效實(shí)現(xiàn)多種復(fù)雜算法及應(yīng)用的DSP) |
| 中文描述： | 數(shù)字信號(hào)處理器（20/25ns指令周期，高性能，大并行度，特殊指令集可有效實(shí)現(xiàn)多種復(fù)雜算法及應(yīng)用的數(shù)字信號(hào)處理器） |
| 文件頁數(shù)： | 34/107頁 |
| 文件大?。?/td> | 2149K |
| 代理商： | TMS320LC545 |
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TMS320C54x, TMS320LC54x
FIXED-POINT DIGITAL SIGNAL PROCESSORS
SPRS039A – FEBRUARY 1996 – REVISED JULY 1997
31
POST OFFICE BOX 1443
HOUSTON, TEXAS 77251–1443
software-programmable PLL (’545A, ’546A, and ’548) (continued)
Bits 15–12
PLL multiplier. Defines the frequency multiplier in conjunction with PLLDIV and PLLNDIV, as
shown in Table 6.
Bit 11
PLLDIV. PLL divider. Defines the frequency multiplier in conjunction with PLLMUL and PLLNDIV,
as shown in Table 6.
Bits 10–3
PLLCOUNT. PLL counter value. Specifies the number of input clock cycles (in increments of
16 cycles) for the PLL lock timer to count before the PLL begins clocking the processor after the
PLL is started. The PLL counter is a down-counter, which is driven by the input clock divided
by 16; therefore, for every 16 input clocks, the PLL counter decrements by one.
The PLL counter can be used to ensure that the processor is not clocked until the PLL is locked,
so that only valid clock signals are sent to the device.
Bit 2
PLLON/OFF. PLL on/off. Enables or disables the PLL part of the clock generator in conjunction
with the PLLNDIV bit as shown in the table below. Note that PLLON/OFF and PLLNDIV can both
force the PLL to run; when PLLON/OFF is high, the PLL runs independently of the state of
PLLNDIV.
Table 5. PLL Operation as a Function of PLL Control Bits
PLLON/OFF
PLLNDIV
PLL STATE
0
0
Off
1
0
On
0
1
On
1
1
On
Bit 1
PLLNDIV. PLL clock generator select. Determines whether the clock generator works in PLL
mode or in divider (DIV) mode, thereby defining the frequency multiplier in conjunction with
PLLMUL and PLLDIV.
0 = Divider mode is used
1 = PLL mode is used
Bit 0
PLLSTATUS. PLL status. Indicates the mode in which the clock generator is operating.
0 = DIV mode
1 = PLL mode
Table 6. PLL Multiplier Ratio as a Function of PLLNDIV, PLLDIV, and PLLMUL
PLLNDIV
PLLDIV
PLLMUL
MULTIPLIER
0
x
0–14
0.5
0
x
15
0.25
1
0
0–14
PLLMUL + 1
1
0
15
1
1
1
0 or even
(PLLMUL + 1)
2
1
1
odd
PLLMUL
4
A
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PDF描述 |
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