參數(shù)資料
型號： TMS320LC542-50
元件分類： 數(shù)字信號處理
英文描述： Digital Signal Processor
中文描述： 數(shù)字信號處理器
文件頁數(shù)： 71/111頁
文件大?。?/td> 1426K
代理商： TMS320LC542-50
TMS320C54x, TMS320LC54x, TMS320VC54x
FIXED-POINT DIGITAL SIGNAL PROCESSORS
SPRS039C – FEBRUARY 1996 – REVISED DECEMBER 1999
71
POST OFFICE BOX 1443
HOUSTON, TEXAS 77251–1443
memory and parallel I/O interface timing (continued)
switching characteristics over recommended operating conditions for a memory write
(MSTRB = 0) [H = 0.5 t
c(CO)
]
(see Figure 17)
PARAMETER
’C54x-40
’LC54x-40
’LC54x-50
’54x-66
UNIT
MIN
MAX
MIN
MAX
td(CLKH-A)
td(CLKL-A)
td(CLKL-MSL)
td(CLKL-D)W
td(CLKL-MSH)
td(CLKH-RWL)
td(CLKH-RWH)
td(RWL-MSTRBL)
th(A)W
th(D)MSH
tw(SL)MS
tsu(A)W
tsu(D)MSH
Address, PS, and DS timings are all included in timings referenced as address.
See Table 15, Table 16, and Table 17 for address bus timing variation with load capacitance.
§In the case of a memory write preceded by a memory write.
In the case of a memory write preceded by an I/O cycle.
Delay time, address valid from CLKOUT high§
Delay time, address valid from CLKOUT low
0
5
– 2
3
ns
0
5
0
5
ns
Delay time, MSTRB low from CLKOUT low
0
5
0
5
ns
Delay time, data valid from CLKOUT low
0
10
0
6
ns
Delay time, MSTRB high from CLKOUT low
– 2
3
– 2
3
ns
Delay time, R/W low from CLKOUT high
0
5
– 2
3
ns
Delay time, R/W high from CLKOUT high
– 2
3
– 2
3
ns
Delay time, MSTRB low after R/W low
Hold time, address valid after CLKOUT high§
H – 2
H + 3
H – 2
H + 3
ns
0
5
0
5
ns
Hold time, write data valid after MSTRB high
H–5
H+5
H–5
H+5
ns
Pulse duration, MSTRB low
2H–5
2H–5
ns
Setup time, address valid before MSTRB low
2H–5
2H–5
ns
Setup time, write data valid before MSTRB high
2H–10
2H+10
2H–10
2H+8§
ns
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