參數(shù)資料
型號(hào)： TMS320LC542-50
元件分類： 數(shù)字信號(hào)處理
英文描述： Digital Signal Processor
中文描述： 數(shù)字信號(hào)處理器
文件頁數(shù)： 64/111頁
文件大?。?/td> 1426K
代理商： TMS320LC542-50
TMS320C54x, TMS320LC54x, TMS320VC54x
FIXED-POINT DIGITAL SIGNAL PROCESSORS
SPRS039C – FEBRUARY 1996 – REVISED DECEMBER 1999
64
POST OFFICE BOX 1443
HOUSTON, TEXAS 77251–1443
divide-by-two/divide-by-four clock option – PLL disabled
The frequency of the reference clock provided at the X2/CLKIN pin can be divided by a factor of two or four to
generate the internal machine cycle. The selection of the clock mode is described in the clock generator section.
When an external clock source is used, the frequency injected must conform to specifications listed in the timing
requirements table.
switching characteristics over recommended operating conditions [H = 0.5t
c(CO)
] (see Figure 13
and Figure 14, and the recommended operating conditions table)
PARAMETER
’C54x-40
’LC54x-40
’LC54x-50
’54x-66
UNIT
MIN
25
TYP
MAX
MIN
20
TYP
MAX
MIN
15
TYP
MAX
tc(CO)
Cycle time, CLKOUT
2tc(CI)
2tc(CI)
2tc(CI)
ns
td(CIH-CO)
Delay time, X2/CLKIN high to
CLKOUT high/low
Fall time, CLKOUT
Rise time, CLKOUT
Pulse duration, CLKOUT low
Pulse duration, CLKOUT high
6
12
18
6
12
18
4
10
16
ns
tf(CO)
tr(CO)
tw(COL)
tw(COH)
This device utilizes a fully static design and therefore can operate with tc(CI) approaching
∞
. The device is characterized at frequencies
approaching 0 Hz.
It is recommended that the PLL clocking option be used for maximum frequency operation.
2
2
2
ns
2
2
2
ns
H–4
H–2
H
H–4
H–2
H
H–4
H–2
H
ns
H–4
H–2
H
H–4
H–2
H
H–4
H–2
H
ns
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PDF描述
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參數(shù)描述
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