參數(shù)資料
型號(hào)： TMP96C031
廠商： Toshiba Corporation
英文描述： High Speed Advanced CMOS 16-bit Microcontroller For Controlling Medium to Large-Scale Equipment(用于中等到大型設(shè)備控制，高速、先進(jìn)的 CMOS 16位微控制器)
中文描述： 采用先進(jìn)的CMOS高速16位微控制器控制中的大型設(shè)備（用于中等到大型設(shè)備控制，高速，先進(jìn)的的CMOS 16位微控制器）
文件頁數(shù)： 73/186頁
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代理商： TMP96C031
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TOSHIBA CORPORATION
73
TMP96C031N/F
Table 3.7 (2) 16-Bit Timer (Interrupt) and Input Clock
Input Clock
Interrupt Cycle
(at fc = 20MHz)
Resolution
φ
T1 (8/fc)
φ
T4 (32/fc)
φ
T16 (128/fc)
0.4
μ
s ~ 26.214ms
1.6
μ
s ~ 104.857ms
6.4
μ
s ~ 419.430ms
0.4
μ
s
1.6
μ
s
6.4
μ
s
The lower 8-bit of the timer (interrupt) cycle are set by the
timer register TREG0, and the upper 8 bits are set by TREG1.
Note that TREG0 always must be set first. (Writing data into
TREG0 disables the comparator temporarily, and the compar-
ator is restarted by writing data into TREG1.)
Setting example:
To generate an interrupt INTT1 every
0.4 seconds at fc = 20MHz, set the
following values for timer registers
TREG0 and TREG1:
When counting with input clock of
φ
T16 (8
μ
s @ 16MHz) 0.4 sec
÷
4
μ
s
= 62500 = F424H
Therefore, set TREG1 = F4H and
TREG0 = 24H, respectively.
The comparator match signal is output from timer 0
each time the up-counter UC0 matches TREG0, where the
up-counter UC0 is not to be cleared.
INT0 is not to be generated at this time, either.
With the timer 1 comparator, the match detect signal is
output at each comparator timing when up-counter UC1 and
TREG1 values match. When the match detect signal is output
simultaneously from both comparators of timer 0 and timer 1,
the up-counters UC0 and UC1 are cleared to “0”, and the
interrupt INTT1 is generated. If inversion is enabled, the value
of the timer flip-flop TFF1 is inverted.
Figure 3.7 (11). Output Timer by 16-Bit Timer Mode
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PDF描述
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