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參數(shù)資料
| 型號： | TMP96C031 |
| 廠商： | Toshiba Corporation |
| 英文描述： | High Speed Advanced CMOS 16-bit Microcontroller For Controlling Medium to Large-Scale Equipment(用于中等到大型設(shè)備控制，高速、先進的 CMOS 16位微控制器) |
| 中文描述： | 采用先進的CMOS高速16位微控制器控制中的大型設(shè)備（用于中等到大型設(shè)備控制，高速，先進的的CMOS 16位微控制器） |
| 文件頁數(shù)： | 151/186頁 |
| 文件大?。?/td> | 5299K |
| 代理商： | TMP96C031 |
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TOSHIBA CORPORATION
151
TMP96C031N/F
(2)
Refresh Controller
The TMP96C031F can output RAS/CAS used to
refresh in DRAM. At the same time the state signal
RFSH which indicates a refresh cycle is output.
DRAM can be refreshed easily because RAS/CAS out-
put frequency and pulse width are programmable.
The refresh controller has the following features.
Refresh mode:
CAS before RAS interval refresh
mode
CAS before RAS self refresh mode
Refresh interval: 15 to 154 states (programmable)
Refresh cycle width: 2 to 9 states (programmable)
Dummy cycle can be generated
Refresh cycle is asynchronous with CPU operation
cycle.
i) CAS before RAS interval refresh mode
The refresh interval and refresh width for CAS before
RAS interval refresh mode depends on the DRAM
being used.
Therefore, TMP96C031F enables the CAS before RAS
output to be set with the refresh controller register
value according to the system clock and DRAM that
are being used.
Figure 3.13 (2) shows a timing example for CAS before
RAS refresh cycle.
Figure 3.13 (7). Refresh Cycle Timing Example
How to set the register is described next.
Figure 3.13 (4) shows the bit structure of the refresh con-
trol register DREFCR.
Refresh cycle insertion interval
The insertion interval is set with the three bits DREFCR
<RS2 to 0> according to the system clock being used.
Example: When the system clock is 20MHz and the
DRAM refresh cycle is to be 16
bits to “111”.
μ
s, set these
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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| TMP96C041AF | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:16-Bit Microcontroller |
| TMP96C041AFG | 制造商:Toshiba America Electronic Components 功能描述: |
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