參數(shù)資料
型號(hào)： STP1081ABGA-150
元件分類： 微控制器/微處理器
英文描述： SPECIALTY MICROPROCESSOR CIRCUIT, PBGA256
封裝： PLASTIC, BGA-256
文件頁(yè)數(shù)： 2/32頁(yè)
文件大?。?/td> 478K
代理商： STP1081ABGA-150
10
STP1081
Preliminary
Companion Device for 250/300 MHz UltraSPARC-II Systems
UltraSPARC
-II Data Buffer (UDB-II)
July 1997
Clocking
The UDB-II has two frequency domains, which can be denoted “EBUS_CLK” (for external cache bus clock)
and “SYSCLK” (for system clock). (Figure 3 and Figure 6 show more detail.) EBUS_CLK is for data transfers
between US-II and UDB-II. SYS_CLK is for data transfers between UPA and UDB-II. There is no overlap
between the two domains, meaning that no data is clocked by both clocks at the same time.
The table below shows the interconnect timing between the clocks.
Testability
The UDB-II provides ve signals for supporting the IEEE 1149.1 standard JTAG serial scan interface. This
interface is used for fault coverage testing, boundary, and interconnect testing.
TABLE 6. Clock Interconnect
Clock Mode
EBUS_CLK
SYS_CLK
Unit
1:1
10
ns
2:3
7
10.5
ns
1:2
7
14
ns
Figure 6. Relationship of SYS_CLK to EBUS_CLK
US-II
UDB-II
UPA
A1
A2
B1
B2
SYS_CLK
EBUS_CLK
Key:
A1 = S_REPLY and SYS_DATA (UPA to CPU)
A2 = CNTL and E$_DATA (UDB-II to CPU)
B1 = CNTL and E$_DATA (CPU to UDB-II)
B2 = S_REPLY and SYS_DATA (CPU to UPA)
相關(guān)PDF資料
PDF描述
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參數(shù)描述
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STP10N10L 制造商:未知廠家 制造商全稱:未知廠家 功能描述:TRANSISTOR | MOSFET | N-CHANNEL | 100V V(BR)DSS | 10A I(D) | TO-220AB
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