
SEC ASIC
3-17
STD110
AD2DH/AD2/AD2D2/AD2D4
2-Input AND with 0.5X/1X/2X/4X Drive
Logic Symbol
Cell Data
Switching Characteristics
AD2DH
(Typical process, 25
°
C, 2.5V, t
R
/t
F
= 0.21ns, SL: Standard Load)
AD2
Input Load (SL)
AD2
B
0.9
Gate Count
AD2
AD2DH
A
0.6
AD2D2
A
0.8
AD2D4
A
1.1
AD2DH
AD2D2 AD2D4
B
A
B
B
0.6
0.8
0.8
1.2
1.33
1.33
1.67
2.33
A
B
Y
Path
Parameter
Delay [ns]
SL = 2
0.195
0.156
0.187
0.188
0.194
0.159
0.183
0.203
<
Delay Equations [ns]
Group1*
0.068 + 0.063*SL
0.056 + 0.050*SL
0.128 + 0.030*SL
0.131 + 0.029*SL
0.067 + 0.064*SL
0.060 + 0.049*SL
0.123 + 0.030*SL
0.145 + 0.029*SL
Group2*
0.060 + 0.065*SL
0.049 + 0.052*SL
0.132 + 0.029*SL
0.136 + 0.027*SL
0.060 + 0.065*SL
0.052 + 0.051*SL
0.128 + 0.029*SL
0.151 + 0.027*SL
Group3*
0.052 + 0.066*SL
0.043 + 0.052*SL
0.133 + 0.029*SL
0.137 + 0.027*SL
0.053 + 0.066*SL
0.044 + 0.052*SL
0.129 + 0.029*SL
0.152 + 0.027*SL
A to Y
tR
tF
tPLH
tPHL
tR
tF
tPLH
tPHL
B to Y
*Group1 : SL < 4, *Group2 : =
Path
Parameter
Delay [ns]
SL = 2
0.118
0.103
0.150
0.155
0.118
0.104
0.144
0.169
<
Delay Equations [ns]
Group1*
0.061 + 0.028*SL
0.055 + 0.024*SL
0.120 + 0.015*SL
0.124 + 0.016*SL
0.061 + 0.029*SL
0.055 + 0.025*SL
0.114 + 0.015*SL
0.138 + 0.016*SL
Group2*
0.059 + 0.029*SL
0.051 + 0.025*SL
0.126 + 0.014*SL
0.131 + 0.014*SL
0.058 + 0.029*SL
0.052 + 0.025*SL
0.120 + 0.014*SL
0.145 + 0.014*SL
Group3*
0.052 + 0.030*SL
0.044 + 0.026*SL
0.129 + 0.013*SL
0.133 + 0.014*SL
0.052 + 0.030*SL
0.047 + 0.026*SL
0.124 + 0.013*SL
0.148 + 0.014*SL
A to Y
tR
tF
tPLH
tPHL
tR
tF
tPLH
tPHL
B to Y
*Group1 : SL < 4, *Group2 : =
Truth Table
A
0
0
1
1
B
0
1
0
1
Y
0
0
0
1