參數(shù)資料
型號： SM3E-19.44M
廠商： Connor-Winfield
文件頁數(shù)： 18/36頁
文件大小： 0K
描述： IC MOD TIMING 19.440MHZ STRAT 3E
標準包裝： 1
系列： SM3
類型： 定時模塊，系統(tǒng)時鐘
PLL： 是
主要目的： 以太網(wǎng)，ADM，DSLAM，SONET/SDH，Stratum，TDM
輸入： LVCMOS
輸出： LVCMOS
電路數(shù)： 1
比率 - 輸入:輸出： 8:3
差分 - 輸入:輸出： 無/無
頻率 - 最大： 19.44MHz
電源電壓： 3.135 V ~ 3.465 V
工作溫度： 0°C ~ 70°C
安裝類型： 通孔
封裝/外殼： 32-DIP 模塊
包裝： 管件
其它名稱： CW643
SM3E 19.44M
SM3E19.44M
SM3E Data Sheet #:
TM054
Page 25 of 36 Rev: 04 Date: 01/26/11
Copyright 2011 The Connor-Winfield Corp. All Rights Reserved
Specifications subject to change without notice
Application Notes
AvailableOutput1frequenciesare:12.96MHz,19.44MHz,25.92MHz,38.88MHz,51.84MHzor77.76MHz.Afterthemoduleis
poweredup,pulltheresetpinlowfor10ms.Wait1200msandreadthecontentsofregister0x33.Ifitreads1thenthemodulecame
upproperly.Ifitreads0thenresetthemoduleandre-readregister0c33after1200ms.Thecontentsof0x33mustread1beforeusing
themodule.
Reference Inputs–Theapplicationmaysupplyupto8referenceinputs,appliedatinputpinsRef1 - 8.Theymayeachbe8
kHz,1.544MHz,2.048MHz,12.96MHz,19.44MHz,25.92MHz,38.88MHz,51.84MHzor77.76MHz.Thedeviceauto-detectsthe
referencefrequencies,andtheymaybereadfromtheRef(1-8)_Frq_Priorityregistersinregistercontrolmode,asdescribedinthe
controlmodesectionsthatfollow.
Referenceswitchesareperformedinahitlessmanner.However,iftheapplicationexternallychangesthefrequencyofaparticular
reference,thedevicerequires20mstoauto-detectthenewfrequency.Manualswitchestoafrequencychangedreferenceshouldnot
bemadeduringthisinterval.Automaticreferenceselectionmodeaccountsfortheauto-detectioninthereferencequalification.
Referenceswouldtypically(butneednotbe)connectedindecreasingorderofusagepriority.ForexampleifredundantBITSclocks
areavailable,theywouldtypicallybeassignedto
Ref1 andRef2,withothertransmissionderivedsignalsfollowingthereafter.
Master/Slave operation–Forsomeapplications,reliabilityrequirementsmaydemandthattheclocksystembeduplicated.The
SM3Edevicewillsupportthemaster/slaveduplicatedconfigurationforsuchapplications.Tofacilitateit’suse,thedeviceincludesthe
necessarysignalcrosscouplingandcontrolfunctions.Redundancyforreliabilityimpliestwomajorconsiderations:1)Maintaining
separatefailuregroupssuchthatafailureinonegroupdoesnotaffectit’smate,and2)Physicalandlogicalpartitioningforrepair,
suchthatafailedcomponentcanbereplacedwhilethemateremainsinservice,ifsodesired.Systemdesignneedstoaccountto
meetsystemlevelgoals.
Master / Slave Configuration
Figure 8
STC3500
SM3E
8 kHz
M/S
Reference 8 In
Reference 1 In
2
SM3E
1
M/S (8KHz)
8 kHz
Synchronized clock output
Ref1
Ref8
Ref1
Ref8
M/S Output
Output 1
BITS_Clk
Output 1
Sync_8K
BITS_Clk
BITS c lock output
BITS clock output
(8KHz)
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