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參數(shù)資料
| 型號(hào)： | SI3056SSI-EVB |
| 廠商： | Silicon Laboratories Inc |
| 文件頁數(shù)： | 5/94頁 |
| 文件大?。?/td> | 0K |
| 描述： | BOARD EVAL SI3056/SI3018 SSI |
| 標(biāo)準(zhǔn)包裝： | 1 |
| 主要目的： | 電信，數(shù)據(jù)采集裝置（DAA） |
| 已用 IC / 零件： | Si3056 |
| 已供物品： | 板，CD |
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Si3056
Si3018/19/10
Rev. 1.05
13
Figure 5. Serial Interface Timing Diagram (DCE = 1, FSD = 1)
Table 9. Switching Characteristics—Serial Interface (Master Mode, DCE = 1, FSD = 1)
(VD = 3.0 to 3.6 V, TA = 0 to 70 °C, CL =20pF)
Parameter1, 2
Symbol
Min
Typ
Max
Unit
Cycle Time, SCLK
tc
244
1/256 Fs
—
ns
SCLK Duty Cycle
tdty
—50
—
%
Delay Time, SCLK
↑ to FSYNC↑
td1
——
20
ns
Delay Time, SCLK
↑ to FSYNC↓
td2
——
20
ns
Delay Time, SCLK
↑ to SDO Valid
td3
——
20
ns
Delay Time, SCLK
↑ to SDO Hi-Z
td4
——
20
ns
Delay Time, SCLK
↑ to FSD↓
td5
——
20
ns
Setup Time, SDO Before SCLK
↓
tsu
25
—
ns
Hold Time, SDO After SCLK
↓
th
20
—
ns
Notes:
1.
All timing is referenced to the 50% level of the waveform. Input test levels are VIH =VD – 0.4 V, VIL =0.4 V.
2.
See "5.27.Multiple Device Support" on page 38 for functional details.
D15
D1
D0
SCLK
FSYNC
(mode 1)
SDO
(master)
FSD
SDI
t
c
SDO
(slave 1)
t
d1
D14
t
d2
t
d3
D15
D14
D13
D0
t
su
t
h
t
d4
t
d3
D15
t
d5
t
h
t
su
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| S1812R-223K | INDUCTOR SHIELDED 22UH SMD |
| ILSB1206ER8R2K | INDUCTOR 8.2UH 10% 1206 |
| GEM36DTKN-S288 | CONN EDGECARD 72POS .156 EXTEND |
| 1-5503995-8 | CA 62.5/125UM ZIP OMCER14 |
| XR19L210IL40-0B-EB | EVAL BOARD FOR XR19L202 40QFN |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| SI3056-X-FS | 制造商:SILABS 制造商全稱:SILABS 功能描述:GLOBAL SERIAL INTERFACE DIRECT ACCESS ARRANGEMENT |
| SI3060 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:GLOBAL LINE-SIDE DAA FOR EMBEDDED SYSTEM-SIDE MODULE |
| SI3060-X-FS | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:GLOBAL LINE-SIDE DAA FOR EMBEDDED SYSTEM-SIDE MODULE |
| SI3060-X-FSR | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:GLOBAL LINE-SIDE DAA FOR EMBEDDED SYSTEM-SIDE MODULE |
| SI3060-X-FT | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:GLOBAL LINE-SIDE DAA FOR EMBEDDED SYSTEM-SIDE MODULE |
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