參數(shù)資料
型號(hào)： SC28L194
廠商： NXP Semiconductors N.V.
英文描述： Quad UART for 3.3V and 5V supply voltage(在3.3V和5V電源電壓中應(yīng)用的四 UART)
中文描述： 四UART的3.3V和5V電源電壓（在3.3和5V的電源電壓中應(yīng)用的四UART）的
文件頁(yè)數(shù)： 38/52頁(yè)
文件大?。?/td> 294K
代理商： SC28L194
Philips Semiconductors
Preliminary specification
SC28L194
Quad UART for 3.3V and 5V supply voltage
1998 Sep 21
38
AC ELECTRICAL SPECIFICATIONS FOR COMMERCIAL AND INDUSTRIAL (3.3V)
V
CC
= 3.3V
±
10%, –40 to +85
°
C
SYMBOL
FIG #
FIG. #
PARAMETER
LIMITS
TYP.
UNIT
MIN.
MAX.
Reset Timing
t
RES1
Bus Timing
RESET pulse width
10
Sclk
t
AS
t
AH
A0–A7 setup time before Sclk C3 rising edge
15
3
ns
A0–A7 hold time after Sclk C3 rising edge
30
12
ns
t
CS
CEN setup time before Sclk C1 high (Async)
7
3
ns
CEN setup time before Sclk C2 high (Sync)
7
3
ns
t
CH
CEN hold time after Sclk C3 high (Sync)
25
1
1
/
2
Sclk
1
1
/
2
Sclk
ns
CEN hold time after Sclk C4 high (Async)
CEN high before next C2 to stop next cycle (Sync Mode)
2
50
ns
t
STP
t
RWS
t
RWH
t
DD
30
ns
W–Rn setup time before Sclk C2 rising edge
7
ns
W–Rn hold time after Sclk C3 rising edge
25
1
1
/
2
Sclk
20
ns
Read cycle Data valid after Sclk C3 falling edge
40
ns
t
DF
Read cycle data bus floating after CEN high (Async)
17
30
ns
Read cycle data bus floating after C4 end (Sync)
11
20
ns
t
DS
t
DH
t
RWD
I/O Port Pin Timing
Write cycle data setup time before Sclk C4 rising edge
25
14
ns
Write cycle data hold time after Sclk C4 rising edge
25
14
ns
High time between CEN low (Async)
15
1
/
2
Sclk
ns
t
PS
t
PH
I/O input setup time before Sclk C3 falling edge (Read IPR)
18
4
ns
I/O input hold time after Sclk C4 rising edge
12
4
ns
t
PD
I/O output valid from:
Write Sclk C4 rising edge (write to IOPIOR)
50
80
ns
Interrupt Timing
IRQN from:
Internal interrupt source active bid
Reset to IRQN inactive
Write IMR (set or clear IMR bit)
3
Interrupt vector valid after C3 rising edge
t
IR
22
26
60
40
20
43
90
60
30
Sclk
ns
ns
ns
t
DD
Tx/Rx Clock Timing
t
RX
RxC high or low time
20
8
ns
f
RX4
RxC frequency
(16 X)
0
8
MHz
(1 X)
0
1
MHz
t
TX
TxC high or low time
20
7
ns
f
TX4
TxC frequency
(16 X)
0
8
MHz
(1 X)
0
1
MHz
Transmitter Timing
t
TXD
t
TCS
Receiver Timing
TxD output delay from TxC low
50
90
ns
TxC output delay from TxD output data
–15
4
15
ns
t
RXS
t
RXH
ts
STRT
RxD data setup time to RxC high (data)
25
14
ns
RxD data hold time from RxC high (data)
25
14
ns
RxD data low time for receiving a valid Start Bit
17/32
bit time
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PDF描述
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參數(shù)描述
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