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參數(shù)資料
| 型號： | S71WS512NA0BFWZZ2 |
| 廠商： | Spansion Inc. |
| 英文描述： | Stacked Multi-Chip Product (MCP) Flash Memory and pSRAM CMOS 1.8 Volt |
| 中文描述： | 堆疊式多芯片產(chǎn)品（MCP）的閃存和移動存儲芯片的CMOS 1.8伏特 |
| 文件頁數(shù)： | 112/142頁 |
| 文件大?。?/td> | 1996K |
| 代理商： | S71WS512NA0BFWZZ2 |
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112
128Mb pSRAM
S71WS512NE0BFWZZ_00_A1 June 28, 2004
P r e l i m i n a r y
AC CHARACTERISTICS (Continued)
SYNCHRONOUS OPERATION - CLOCK INPUT (BURST MODE)
Notes
*1: Clock period is defined between valid clock edge.
*2: Clock rise/fall time is defined between V
IH
Min. and V
IL
Max.
SYNCHRONOUS OPERATION - ADDRESS LATCH (BURST MODE)
Notes
*1: t
ASCL
is applicable if CE#1 brought to Low after ADV# is brought to Low under the condition where t
VLCL
is satisfied. The both of t
ASCL
and t
ASVL
must be satisfied if t
VLCL
is not satisfied.
*2: t
VPL
is specified from the negative edge of either CE#1 or ADV# whichever comes late.
*3: Applicable to the 1st valid clock edge.
Parameter
Symbol
Value
Unit
Notes
Min.
Max.
Clock Period
RL=5
t
CK
13
—
ns
*1
RL=4
18
—
ns
*1
RL=3
30
—
ns
*1
Clock High Time
t
CKH
4
—
ns
Clock Low Time
t
CKL
4
—
ns
Clock Rise/Fall Time
t
CKT
—
3
ns
*2
Parameter
Symbol
Value
Unit
Notes
Min.
Max.
Address Setup Time to ADV# Low
t
ASVL
–5
—
ns
*1
Address Setup Time to CE#1 Low
t
ASCL
–5
—
ns
*1
Address Hold Time from ADV# High
t
AHV
5
—
ns
ADV# Low Pulse Width
t
VPL
10
—
ns
*2
ADV# Low Setup Time to CLK
t
VSCK
5
—
ns
*3
ADV# Low Setup Time to CE#1 Low
t
VLCL
5
—
ns
*1
CE#1 Low Setup Time to CLK
t
CLCK
5
—
ns
*3
ADV# Low Hold Time from CLK
t
CKVH
1
—
ns
*3
Burst End ADV High Hold Time from CLK
t
VHVL
13
—
ns
相關(guān)PDF資料 |
PDF描述 |
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