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參數(shù)資料
| 型號： | S1C8F360F |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 8-BIT, FLASH, 8.2 MHz, MICROCONTROLLER, PQFP176 |
| 封裝： | QFP18-176 |
| 文件頁數(shù)： | 136/217頁 |
| 文件大?。?/td> | 1753K |
| 代理商： | S1C8F360F |
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S1C8F360 TECHNICAL MANUAL
EPSON
15
3 CPU AND BUS CONFIGURATION
CLK
A0–A18
D0–D7
WR
RD
BREQ
BACK
Program exection status
LD [HL],[IX]
PC
HL
ANY
(IX)
Tw2
T4
T1
T2
T3
Tw1
Tw2
T4
Tz1
Tz2
Tz1
Tz2
Tz1
Tz2
Tz1
Tz2
T1
T2
T3
IX
(IX)
Bus authority release status
Program
exection
status
LL
H
3.6.6 Bus authority release state
The S1C8F360 is equipped with a bus authority
release function on request from an external device
so that DMA (Direct Memory Access) transfer can
be conducted between external devices. The
internal memory cannot be accessed by this
function.
There are two terminals used for this function: the
_________
bus authority release request signal (BREQ) input
terminal and the bus authority release acknowledge
_________
signal (BACK) output terminal.
_________
The BREQ input terminal is shared with input port
_________
terminal K11 and the BACK output terminal with
output port terminal R51, use with setting to
_________ _________
BREQ/BACK terminals done in software. In the
single chip mode, or when using a system which
does not require bus authority release, set respec-
tive terminals as input and output ports.
Input
port
K11
Output
port
R51
BREQ
input
BACK
output
_________ _________
Fig. 3.6.6.1 BREQ/BACK terminals
_________
When the bus authority release request (BREQ =
LOW) is received from an external device, the
_____
S1C8F360 switches the address bus, data bus, RD/
_____
WR signal, and CE signal lines to a high impedance
_________
state, outputs a LOW level from the BACK terminal
and releases bus authority.
_________
As soon as a LOW level is output from the BACK
terminal, the external device can use the external
bus. When DMA is completed, the external device
_________
returns the BREQ terminal to HIGH and releases
bus authority.
Figure 3.6.6.2 shows the bus authority release
sequence.
During bus authority release state, internal memory
cannot be accessed from the external device. In
cases where external memory has areas which
overlap areas in internal memory, the external
memory areas can be accessed accordance with the
_____
CE signal output by the external device.
Note: Be careful with the system, such that an
external device does not become the bus
master, other than during the bus release
status.
After setting the BREQ terminal to LOW
level, hold the BREQ terminal at LOW level
until the BACK terminal becomes LOW level.
If the BREQ terminal is returned to HIGH
level, before the BACK terminal becomes
LOW level, the shift to the bus authorization
release status will become indefinite.
Fig. 3.6.6.2 Bus authority release sequence
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PDF描述 |
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參數(shù)描述 |
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