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參數(shù)資料
| 型號(hào)： | R5F6445FKFB |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 32-BIT, FLASH, 64 MHz, MICROCONTROLLER, PQFP100 |
| 封裝： | 14 X 14 MM, 0.50 MM PITCH, PLASTIC, LQFP-100 |
| 文件頁(yè)數(shù)： | 92/575頁(yè) |
| 文件大?。?/td> | 7685K |
| 代理商： | R5F6445FKFB |
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R01UH0218EJ0110 Rev.1.10
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Sep 12, 2011
R32C/142 Group and R32C/145 Group
10. Interrupts
10.10 External Interrupt
An external interrupt is generated by an external input applied to the
INTi pin (i = 0 to 5). Set the LVS bit in
the INTiIC register to select whether an interrupt is triggered by the effective edge(s) (edge sensitive), or
by the effective level (level sensitive) of the input signal. The polarity of the input signal is selected by
setting the POL bit in the same register.
When using edge-triggered interrupts, setting the IFSR0i bit in the IFSR0 register to 1 (both edges)
causes interrupt requests to be generated on both rising and falling edges of the external input. When the
IFSR0i bit is set to 1, the POL bit in the corresponding register should be set to 0 (falling edge).
When using level-triggered interrupts, set the IFSR0i bit to 0 (one edge). When an effective level, which is
selected by the POL bit, is detected on the
INTi pin, the IR bit in the INTiIC register becomes 1. The IR bit
remains unchanged until the INTi interrupt is accepted, or set to 0 by a program, even if the signal level at
the
INTi pin changes.
Figure 10.11 shows the IFSR0 register.
Figure 10.11 IFSR0 Register
The external interrupt signal has a digital filtering function for noise reduction. This function enables the
interrupt controller to sample input signals with a selected clock and to pass pulses only which match the
level three times sequentially.
Figure 10.12 and Figure 10.13 show registers INTF0 and INTF1.
b7 b6 b5 b4
b1
b2
b3
Symbol
IFSR0
Address
4406Fh
Reset Value
0000 0000b
b0
Function
Bit Symbol
Bit Name
RW
External Interrupt Request Source Select Register 0
Note:
1. This bit should be set to 0 to select the level sensitive input as trigger. To set this bit to 1, the POL bit in the
corresponding INTiIC register (i = 0 to 5) should be set to 0 (falling edge).
RW
0: One edge
1: Both edges
INT0 Pin Polarity Select Bit
(1)
RW
0: One edge
1: Both edges
INT1 Pin Polarity Select Bit
(1)
RW
0: One edge
1: Both edges
INT2 Pin Polarity Select Bit
(1)
RW
0: One edge
1: Both edges
INT3 Pin Polarity Select Bit
(1)
RW
0: One edge
1: Both edges
INT4 Pin Polarity Select Bit
(1)
RW
0: One edge
1: Both edges
INT5 Pin Polarity Select Bit
(1)
RW
—
(b7-b6)
Reserved
IFSR00
IFSR04
IFSR05
IFSR03
IFSR02
IFSR01
0 0
Should be written with 0
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