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參數(shù)資料
| 型號(hào)： | R5F6445FKFB |
| 元件分類(lèi)： | 微控制器/微處理器 |
| 英文描述： | 32-BIT, FLASH, 64 MHz, MICROCONTROLLER, PQFP100 |
| 封裝： | 14 X 14 MM, 0.50 MM PITCH, PLASTIC, LQFP-100 |
| 文件頁(yè)數(shù)： | 49/575頁(yè) |
| 文件大小： | 7685K |
| 代理商： | R5F6445FKFB |
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R01UH0218EJ0110 Rev.1.10
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Sep 12, 2011
R32C/142 Group and R32C/145 Group
7. Clock Generator
7.7.1
Normal Operating Mode
Normal operating mode is classified into the five modes shown below.
In normal operating mode, the CPU clock and peripheral clock are provided to operate the CPU and
peripheral functions. Power consumption is controlled by the CPU clock frequency. The higher the CPU
clock frequency is, the more processing power increases. The lower the CPU clock frequency is, the
less power consumption is required. Power consumption can be reduced by stopping oscillators that
are not being used.
(1) PLL Mode (high speed mode)
In this mode, the PLL clock is selected as the base clock source, and the main clock is provided as the
reference clock source for the PLL frequency synthesizer. High speed mode enables the CPU to
operate at the maximum operating frequency. The PLL clock divided by 2 becomes the base clock. The
base clock frequency should be identical to that of the CPU clock. fAD, f1, f8, f32, and f2n can be used
as the peripheral clocks. When the sub clock or the on-chip oscillator clock is provided, fC32 can be
used as the count source for timers A and B.
(2) PLL Mode (medium speed mode)
This mode indicates all modes in PLL mode except high speed mode. The PLL clock divided by 2, 3, 4,
or 6 becomes the base clock and the base clock divided by 1 to 4 becomes the CPU clock. fAD, f1, f8,
f32, and f2n can be used as the peripheral clocks. When the sub clock or the on-chip oscillator clock is
provided, fC32 can be used as the count source for timers A and B.
(3) Low Speed Mode
In this mode, a low speed clock is used as the base clock source. The low speed clock becomes the
base clock and the base clock divided by 1 to 4 becomes the CPU clock. fAD, f1, f8, f32, and f2n can be
used as the peripheral clocks. When the sub clock or the on-chip oscillator clock is provided, fC32 can
be used as the count source for timers A and B.
(4) Low Power Mode
This is a state where the main clock oscillator and the PLL frequency synthesizer are stopped after
switching to low speed mode. The sub clock or the on-chip oscillator clock divided by 4 becomes the
base clock and the base clock divided by 1 to 4 becomes the CPU clock. fC32, which is the only
peripheral clock available, can be used as the count source for timers A and B. By setting the MRS bit
in the VRCR register to 1 (main regulator stopped), this mode consumes even less power than the
modes above.
(5) PLL Self-oscillation Mode
In this mode, the PLL clock is selected as the base clock source, and the main clock is not provided as
the reference clock source for the PLL frequency synthesizer. The PLL frequency synthesizer self-
oscillates at its own frequency. The PLL clock divided by 2, 3, 4, or 6 becomes the base clock and the
base clock divided by 1 to 4 becomes the CPU clock. fAD, f1, f8, f32, and f2n can be used as the
peripheral clocks. When the sub clock or the on-chip oscillator clock is provided, fC32 can be used as
the count source for timers A and B.
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