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參數(shù)資料
| 型號(hào)： | R5F6445FKFB |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 32-BIT, FLASH, 64 MHz, MICROCONTROLLER, PQFP100 |
| 封裝： | 14 X 14 MM, 0.50 MM PITCH, PLASTIC, LQFP-100 |
| 文件頁數(shù)： | 104/575頁 |
| 文件大?。?/td> | 7685K |
| 代理商： | R5F6445FKFB |
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R01UH0218EJ0110 Rev.1.10
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Sep 12, 2011
R32C/142 Group and R32C/145 Group
12. DMAC
12. DMAC
Direct memory access (DMA) is a system that can control data transfer without using a CPU instruction.
The R32C/100 Series’ four channel DMA controller (DMAC) transmits 8-bit (byte), 16-bit (word), or 32-bit
(long word) data in cycle-steal mode from a source address to a destination address each time a transfer
request is generated.
The DMAC, which shares a data bus with the CPU, has a higher bus access priority than the CPU. This
allows the DMAC to perform fast data transfer when a transfer request is generated.
Figure 12.1 shows a map of the CPU-internal registers associated with DMAC. Table 12.1 lists DMAC
specifications. Figure 12.2 to Figure 12.10 show registers associated with DMAC. Since the registers shown
in Figure 12.1 are allocated in the CPU, the LDC or STC instruction should be used to write to the registers.
Figure 12.1 CPU-internal Registers for DMAC
DMAC-associated Registers
DMA1 terminal count register
DMA3 mode register
DMA0 terminal count register
DMA2 mode register
DMA1 terminal count reload register (1)
DMA3 terminal count register
DMA0 terminal count reload register (1)
DMA2 terminal count register
Note:
1. This register is used for repeat transfer, not for single transfer.
DMD2
DCT2
DCT0
DCT1
DMD3
DCT3
DMD0
DMD1
DCR2
DCR1
DCR0
DCR3
DDA3
DDA1
DDA2
DDA0
DSA3
DSA1
DSA2
DSA0
DDR0
DDR2
DDR3
DDR1
DMA1 mode register
DMA0 mode register
DMA3 destination address register
DMA1 destination address register
DMA2 destination address register
DMA0 destination address register
DMA3 source address register
DMA1 source address register
DMA2 source address register
DMA0 source address register
DMA3 terminal count reload register (1)
DMA2 terminal count reload register (1)
DMA3 destination address reload register (1)
DMA2 destination address reload register (1)
DMA1 destination address reload register (1)
DMA0 destination address reload register (1)
DSR3
DSR1
DSR2
DSR0
DMA3 source address reload register (1)
DMA1 source address reload register (1)
DMA2 source address reload register (1)
DMA0 source address reload register (1)
相關(guān)PDF資料 |
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