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參數(shù)資料
| 型號(hào)： | R5F212CASDFP |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 8-BIT, FLASH, 20 MHz, MICROCONTROLLER, PQFP80 |
| 封裝： | 12 X 12 MM, 0.50 MM PITCH, PLASTIC, LQFP-80 |
| 文件頁(yè)數(shù)： | 427/615頁(yè) |
| 文件大?。?/td> | 6756K |
| 代理商： | R5F212CASDFP |
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R8C/2C Group, R8C/2D Group
17. Hardware LIN
Rev.2.00
Dec 05, 2007
Page 462 of 585
REJ09B0339-0200
17.3
Register Configuration
The hardware LIN contains the registers listed below.
LIN Control Register 2 (LINCR2)
LIN Control Register (LINCR)
LIN Status Register (LINST)
Figure 17.2
Registers LINCR2 and LINCR
LIN Control Register
Symbol
Address
After Reset
LINCR
0106h
00h
Bit Symbol
Bit Name
Function
RW
NOTES:
1.
2.
3. Inputs to timer RA and UART0 are prohibited immediately after this bit is set to 1. (Refer to Figure 17.5 Exam ple of
He ade r Fie ld Trans m is s ion Flow chart (1) and Figure 17.9 Exam ple of He ade r Fie ld Re ce ption Flow chart
(2).)
Before changing LIN operation modes, temporarily stop the LIN operation (LINE bit = 0).
SBE
After setting the LSTART bit, confirm that the RXDSF flag is set to 1 before Synch Break input starts.
0 : Unmasked after Synch Break is detected
1 : Unmasked after Synch Field measurement
is
lt d
RW
RXD0 input unmasking timing
select bit (effective only in slave
mode)
MST
RW
LINE
SBIE
BCIE
RXDSF
LSTART
Synch Break detection interrupt
enable bit
Bus collision detection interrupt
enable bit
0 : Disables Synch Break detection interrupt
1 : Enables Synch Break detection interrupt
0 : Disables bus collision detection interrupt
1 : Enables bus collision detection interrupt
0 : RXD0 input enabled
1 : RXD0 input disabled
When this bit is set to 1, timer RA input is
enabled and RXD0 input is disabled.
When read, the content is 0.
RW
RO
RW
RXD0 input status flag
Synch Break detection start
bit(1)
b3 b2 b1 b0
b7 b6 b5 b4
0 : Disables Synch Field measurement-
completed interrupt
1 : Enables Synch Field measurement-
completed interrupt
SFIE
Synch Field measurement-
completed interrupt enable bit
LIN operation start bit
0 : Causes LIN to stop
1 : Causes LIN to start operating(3)
RW
LIN operation mode setting bit(2) 0 : Slave mode
(Synch Break detection circuit actuated)
1 : Master mode
(timer RA output OR’ed w ith TXD0)
LIN Control Register 2
Symbol
Address
After Reset
LINCR2
0105h
00h
Bit Symbol
Bit Name
Function
RW
b3 b2 b1 b0
b7 b6 b5 b4
00
0 : Disables bus collision detection
1 : Enables bus collision detection
BCE
Bus collision during Sync Break
transmission detection enable bit
—
(b7-b3)
Nothing is assigned. If necessary, set to 0.
When read, the content is 0.
—
(b2-b1)
Reserved bits
Set to 0.
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